jak wdrożyć DFF w Verilog?

[newcpu]

Cześć,
Chcę wprowadzić DFF w Verilog.I wiem, że metody, co następuje:
always @ (posedge CLK)
zacząć
if (EN)
q <= d;
w przeciwnym razie
q <= q;
koniec
Czy możemy uniknąć "else q <= q q <= q;" z inną metodę?
Z pozdrowieniami,
newcpu

 

[maksya]

Tak, może.Nie jest konieczne do korzystania z tego łańcucha w kodzie.Syntezator zrozumieć ten kod, D flip flop:

Moduł D_flipflop (d, q, zegar, włączyć);

wejście D;
Clock Input;
wejściowe umożliwiają;

q wyjścia;

reg q;

always @ (posedge clock) begin if (wł) q = d; koniec

endmodule

 

[spauls]

Czy umożliwić naprawdę potrzebne?

 

[avimit]

Nie, Włącz nie jest wymagane.możesz napisać

always @ (posedge clk) q <= d;

 

[Pradeepa venu]

dude, spróbuj tego:

always @ (posedge CLK)
zacząć
if (reset)
q <= 1'b0;
w przeciwnym razie
q <= d;
koniecDodano po 1 minuty:dude, spróbuj tego:

always @ (posedge CLK)
zacząć
if (reset)
q <= 1'b0;
w przeciwnym razie
q <= d;
koniec

 

[Barkha]

http://www.asic-world.com/examples/verilog/d_ff.html
Link jest dobry