R
roger
Guest
jeśli Verilog, zapewniamy
top.module1.module2.signal
ale jeśli za pomocą mieszanych HDL
Jak wyodrębnić sygnały wewnątrz
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Płaczący lub bardzo smutny" border="0" />
top.module1.module2.signal
ale jeśli za pomocą mieszanych HDL
Jak wyodrębnić sygnały wewnątrz
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Płaczący lub bardzo smutny" border="0" />