B
bzaki
Guest
Witam, jestem w obliczu problemu przy użyciu plików wejściowych w języku VHDL z wykorzystaniem ModelSim. Mam testbenches które wykorzystują wspólny model. I dla każdego testbench chcę ten model do wykorzystania określonej pliku wejściowego. Rozwiązanie, że mam tego problemu jest stworzenie zrób plik dla każdej testbench i zmusić sygnału, które przenoszą ścieżkę do ścieżki pliku chcę. Ale wycofał się z tego approch jest to, że sygnał musi mieć stałą szerokość tak wszystkie ścieżki używane muszą być z tej samej szerokości co nie jest praktyczne. Czy ktoś ma bardziej inteligentne rozwiązanie tego problemu? Pozdrawiam, Bassem