Jak sprawdzić, czy oświadczenie zostanie syntetyzowane czy nie?

[ahmad_abdulghany]

Hello all,

Używam VHDL do modelu określonego systemu komunikacji, a nie wiem, które zdanie składni i VHDL wykorzystanie może być syntetyzowane i który nie może, Jak mogę być pewien co do nich?

I need a tutorial o przepływie FPGA od pisania kodu VHDL w dół do spalania do układu FPGA ...puszka metalowa ktoś współpracownik mi wobec tego?

Thanks in advance,
Ahmad,

 

[echo47]

Jakie oprogramowanie i FPGA używasz?

Zajrzyj do dokumentacji narzędzie syntezy aby zobaczyć, które HDL funkcje obsługuje.Na przykład, jeśli używasz Xilinx ISE, patrz rozdział "VHDL Language Support" i "HDL Coding Techniques" na swoim "XST User Guide".

 

[Salma Ali Bakr]

hi Ahmad,
po prostu trzeba przestrzegać pewnych zasad
i unikać pisania niektóre kody
aby ur projekt nie ma zaczepy (na przykład, który nie jest dobry w każdym synteza)
przepisy te różnią się w zależności od używanego oprogramowania
ale są natury ogólnej, że u mogą śledzić
aby uniknąć drobnych błędów
czytaj żadnych książek do syntezy
jest: synteza obwodów z VHDL
również odnosić się do "standardowych pakietów syntezy" IEEEStd1076.3-1997
"standard rejestru VHDL transferu syntezy poziomu" IEEEStd1076.6-2004

 

[ahmad_abdulghany]

Dziękuję echo47 i Salma

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Uśmiechać się" border="0" />
echo57,

Jestem obecnie dowloading ISE WebPack 8.2i, I don't know what are you speeking o zakresie proponowanych przez Państwo odczyty?Co to jest XST instrukcji obsługi?Salma,

Czy Pan przesłać swoje wspomnianych norm syntezy IEEE?

Dziękujemy wszystkim ..
Ahmad

 

[echo47]

XST to nazwa syntezator HDL w Xilinx ISE.Po zainstalowaniu ISE WebPack, należy znaleźć XST User Guide w "Software Manuals" kolekcji.

Może to pomoże Ci zacząć.It's my szybkie przypomnienie do tworzenia i budowanie projektu ISE Project Navigator:

1.

(I'm using ISE Foundation 8.1i, other versions may work differently).

Rozpoczęcie ISE Project Navigator
(używam ISE Foundation 8.1i inne wersje mogą działać inaczej).
2.

-> New Project
-> enter desired projectname/location -> HDL
-> Next
.

Kliknij menu File
-> New Project
-> wpisz żądaną ProjectName / lokalizacja -> HDL
-> Dalej.

3.

.

Wybierz typ urządzenia -> Dalej.

4.

to skip the Create New Source
dialog.

Kliknij przycisk Dalej,
aby pominąć okno dialogowe Utwórz nowe źródło.

5.

-> navigate to your Verilog/VHDL source file -> Open
-> Next
.

Kliknij przycisk Dodaj Source
-> przejdź do Verilog / VHDL plik źródłowy -> Open
-> Dalej.

6.

-> Ok
to accept all your project creation settings.

Kliknij przycisk Zakończ
-> OK,
aby zaakceptować wszystkie ustawienia tworzenia projektu.
7.

tab, double-click Generate Programming File
.

Na karcie Procesy
kliknij dwukrotnie Generate Programming File.

8.W kilka sekund (lub minut lub godzin), należy syntetyzować (kompilacji) swoje HDL, do miejsca i trasy, a następnie utworzyć plik konfiguracyjny bitstream, które można pobrać do urządzenia.
9.

in the Processes
tab, then expand Place & Route
, then double-click View/Edit Routed Design (FPGA Editor)
.

Opcjonalnie: Aby zobaczyć kierowane układ chip, rozszerzać wdrożenie projektu
w karcie Procesy,
a następnie rozwiń Place & Route,
a następnie dwukrotnie kliknij
przycisk Edytuj routowane Design (FPGA Editor).Aby zoom-in, użyj Ctrl-Shift-click-drag.Aby oddalić naciśnij klawisz F6.
10.

and double-click Configure Device (iMPACT)
.

Aby pobrać bitstream do FPGA rozwiń Generate Programming File
i dwukrotnie kliknij przycisk Configure Device (iMPACT).Kiedy iMPACT zaczyna, może być konieczne dalsze jego dokumentacji, ponieważ obsługuje wiele różnych metod pobierania.Albo może będziesz miał szczęście przy użyciu domyślnych ustawień.

 

[ahmad_abdulghany]

Dziękuję za odpowiedź echo47 bardzo szczegółowe

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Uśmiechać się" border="0" />Ale mam inne małe pytanie, może ISE WebPack syntezy ASIC design CMOS z mojego kodu VHDL?!

Thank you very much ..
Ahmad,

 

[sprao]

1.VHDL: programowanie w przykładach Perry Douglas jest jednym z dobrej książki wiedzieć o języku VHDL.
Do summerize:
To "jeżeli" statemet jest kolejne oświadczenie, więc chodzi w "proces".
Możemy użyć tego "if 'dla kombinowanych, jak również kolejne logiki.
Jeżeli używamy tego 'if' dla kombinowanych logiki to jest compelsory używać "część ELSE 'tego' if '.Ale tu dostaniesz priorytet kombinowanych logiki.
Jeżeli używamy tego 'if' do sekwencyjnego logiki to w tym przypadku nie używamy "część ELSE.Wtedy będzie stworzenie rejestrów / flipflops / zasuwy.
Jeśli chcesz dowiedzieć się więcej na temat, korzystne jest, aby badania powyższych książek.

2.Nawigator Xilinxproject (ISE ISE 8.1 lub 8.2) są narzędzia, które można swobodnie pobrać z witryny www.xilinx.com.Nie można uzyskać niezbędne informacje na temat "Jak pobrać program do FPGA?".

 

[Salma Ali Bakr]

ahmad_abdulghany napisał:

Dziękuję za odpowiedź echo47 bardzo szczegółowe
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Uśmiechać się" border="0" />

Ale mam inne małe pytanie, może ISE WebPack syntezy ASIC design CMOS z mojego kodu VHDL?!Thank you very much ..

Ahmad,

 

[sprao]

W erlier odpowiedź Ja tylko dyskutowali o 'if'.Ale ja ma do dyskusji na temat oświadczeń synthesizable.
"Opóźnienia" nie może być synthesizable.Ponieważ te opóźnienia są, zależy od wejścia zegara używamy.
Więc 'wait' dla niektórych wypowiedziach czas opóźnienia nie są synthesizable.
Jeśli się do stwierdzeń Report ", jest komunikat jest wyświetlany, gdy pewien warunek występuje.Nie ma logiki sprzęt do tego typu wiadomości tekstowych.Tak więc stwierdzenie to także synthesizable.
Musisz praktyce znacznie więcej na każde narzędzie syntezy wiedzieć więcej na temat syntezy.