jak pisać poniżej Verilog kod w VHDL

[tarkyss]

b = (1'b1);
jest stały określone w "określenia
b jest std_logic_vector
na przykład
= 4
wtedy
b = 1111

 

[Samer El-Saadany]

Myślę, że to będzie działać, jeśli jest stałe predefiniowane w opakowaniu lub coś

Sygnał b: std_logic_vector (-1 downto 0);

for i in 0 to-1 loop
b (i) <= '1 ';
end;nadzieję, że to pomoże ;-)

 

[wymiotowa]

Jak wspomniano powyżej, należy użyć stałej w definicji b:

Sygnał b: std_logic_vector (-1 downto 0);

Wtedy nie trzeba już używać, możesz po prostu napisać:

b <= (others => '1 ');

Ta "łącznej" w jakieś dobre VHDL Tutorial.

 

[presto]

lub po prostu

Sygnał b: std_logic_vector (-1 downto 0): = (others => '1 ');