Jak mogę używać TLC5540 niskich częstotliwości próbkowania w OSD?

A

alphi

Guest
I Wang TLC5540 użyć do mojego projektu DSO, ale min TLC5540 częstotliwość próbki jest 5MHz, jeśli chcę kilka częstotliwości próbkowania kHz, jak mogę to zrobić?

 
W przeciągu ostatnich tygodni AMD wprost zalewa nas informacjami na temat swoich APU Llano, a dział marketingu, niegdyś łajany za brak skuteczności przez użytko...

Read more...
 
Maksymalnej częstotliwości zegara 40MHz ..
Dla wolniejsze działanie wolniejszych .. zegari nie martw się dużo na temat "Minimalny Coversion Rate" TYP 5 MSPS ..

Pozdrowienia,
IanP
Ostatnio edytowane przez IanP dniu 25 listopada 2006 5:31, edited 1 time in całkowita

 
Współczynnik konwersji Minimalna TLC5540 wynosi 5 MHz, nie można stosować niższe zegara, ale można zbierać w wyniku konwersji w wolniejszym tempie, jak chcesz.

 
Myślę, że można przejść z częstotliwości sygnału zegarowego tak niskie, jak chcesz ..patrz załączone zdjęcie ..

Pozdrowienia,
IanP
Przepraszamy, ale musisz się zalogować, aby wyświetlić ten załącznik

 
budhy, w jaki sposób mogę zbierać dane z niskiego poziomu?Można używać 40MHZ lub 5MHZ dla ADC (TLC5540), ale nie może generować sygnał o niskiej częstotliwości SRAM adres.TLC5540 nie może pracować z lowwer częstotliwości próbkowania lub wynik próby będzie błąd.

 
I'we używane stałej częstotliwości 40 MHz do ADC i dzielnik częstotliwości próbkowania RAM

 
ale niskiej częstotliwości podziału dla SRAM jest trudne do synchronizacji 40MHZ CLK, np. 15ns pochylać pozwoli SRAM błąd danych sklepu.

bitscope korzystać TLC5540 dla DSO ADC, on jest jak go zrealizować?
z obrazka PCB (nie więcej jasny obraz), to może korzystać chip syntezator zegar na to, ale nie wiadomo co chip z obrazka?

 
Z terminalu Funkcja na stronie karty 3:
Cytat:

OE (pin 1) - Realizacja włączyć.
Kiedy OE = L, dane są aktywne.
Kiedy OE = H, D1-D8 jest wysokiej impedancji.
 
tylko OE kontroli nie jest realizować mniejsze próbki.SRAM należy również niższe magistrali adresowej frequecy.

 
W mojej konstrukcji Użyłem CPLD i mam żadnych problemów z synchronizacją

 
Giuss, możesz dać mi szczegółowo metody na to?

mój email: alphifly (at) gmail.com

 
To jest mój DSO zdjęcie grupowe.
clk1 jest 40MHZ do ADC i SRAM, CLK2 jest niski zegar freuqency, i dzieli się z CLK1.
CLK1: 10kHz-40MHz

moje pytanie:
kiedy CLK1 = 40MHZ i CLK2 = 40MHZ, ze względu na podział i opóźnienia obwodu multiplekser, więc pochylać jest bardzo duża między CLK1 i CLK2 ten duży pochylać pozwoli SRAM błąd danych sklepu.

Jak mogę z tym zrobić?
Przepraszamy, ale musisz się zalogować, aby wyświetlić ten załącznik

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top