jak korzystać analogowe Env.

[nijMcnij]

Hello all,

może ktoś proszę mi powiedzieć jak używać miarowość analogowych środowiska (widmo) do symulacji mieszanych sygnałów modeli opisanych w verilogA.

many thanks

 

[eng_Semi]

Jeśli ur projektowania ma więcej niż jeden widok (schematyczne, av_extracted, veriloga, etc ...) używać konfiguracji widoku (hierarchia edytora) do chosse które z myślą o symulacji.Następnie symulowane jak zwykle.

 

[safwatonline]

eng_Semi napisał:

Jeśli ur projektowania ma więcej niż jeden widok (schematyczne, av_extracted, veriloga, etc ...) używać konfiguracji widoku (hierarchia edytora) do chosse które z myślą o symulacji.
Następnie symulowane jak zwykle.

 

[yaxazaa]

Po edycji pliku verilogA wygenerować symbol.Instancję w innym schemacie widzenia.Po tym, to będą takie same, jak w innych symulacji analogowe artysta.

 

[Hughes]

Można symulować verilogA na drodze, podobnie jak yaxazaa wymienione.Jeśli masz wiele poglądów na te same komórki, można użyć "przełączyć widok listy" do wyboru, które do użytku.Ustaw "przełączyć widok" w "Ustaw envirionment" formie.Aby korzystać veriloga widoku,
umieść veriloga przed innymi odsłon (takie schematyczne widok).

 

[nijMcnij]

Dziękuję wszystkim za pomocne uwagi,

Ja jestem stara się symulować zachowanie systemu opłat redisrtibution SAR ADC Ja stworzyłem modułów dla komparatora, kondensatorów, przełączników i kontroli w verilogA logiki, a następnie stworzył i symboli jak wskazano w uwagach, co pozostaje teraz do połączenia całego systemu w jednym schemacie, a następnie uruchomić symulację .... co to jest i nie dowiedzieć się jeszcze.

1-Jak dodać grzechu źródło fal o określonej częstotliwości i amplitudzie? ... Znam tej funkcji vsource (), ale można dodać vsource lub vsin z biblioteki menedżera?

2-Jak skonfigurować AC symulacja (AC, DC, przemijające, lub co u) ... Czy mogę używać analogowych środowiska i po prostu kliknij wybrać analizę ---> dc?

3-Jak działki wyjść i zobaczyć fali?

many thanks

 

[Hughes]

Załóżmy, że chcesz zasymulować swój SAR ADC w tranzystor poziomie.Utworzeniu schematyczne poglądy na komparatora, przełączników i innych części.Można również utworzyć symbolem poglądów na te sub-circuits.Utworzeniu górę najbardziej schematyczny widok na SAR ADC (nazwany SARADC), używając symbolu opinie komparatora, switchs i inne części.Następnie należy dodać vsin, vpwl, vpulse (od analogLib) do SARADC / schemetic.Następnie można symulować Desing użyciu ADE.

Simulating z verilogA jest podobnie jak w wyżej opisanym przypadku.Utworzeniu veriloga Wobec porównawczego.Jeżeli symbol widzenia nie istnieje, zostanie wyświetlony monit o jego utworzenie.Możesz dowolnie modyfikować symbolem.Tworzysz veriloga poglądów i symbolem poglądów kondensatorów, przełączników i innych części w ten sam sposób.W górę najbardziej schematyczny widok na ADC SAR mogą być takie same z powyższym przypadku, ponieważ w hierarchii projektowania, zwykle używać symbolu poglądów niż Schemat połączeń do sub-circuits.Dlatego symulacji procedura jest taka sama.Możesz dodać vsin, vpulse, vpwl przypadkach na górę najbardziej schematyczne.Następnie można użyć do symulacji ADE projektowania dodać widok fali, tak jak w pełnym schematic przykład.Jedyną różnicą jest to, należy umieścić "veriloga" przed "schematyczny" w "przełączyć widok listy", jeśli jakiekolwiek podobszar obwodzie ma zarówno schematyczny widok i veriloga widok.