C
chronos04
Guest
Witaj,
I've realizowane Camera Link deserializer interfejs oparty na FPGA Virtex 4 (przy ML402 pokładzie rozwoju).Używam LVDS 2,5 wejść V pokładzie oraz kabel z jednego końca otwarty.
Moduł działa dobrze, gdy używam krótki kabel.Jednak mój wniosek musi korzystać długości kabla (w ciągłości), który nie działa tak dobrze.Chodzi o to, myślę że jest to problem występujący w meczu po stronie odbioru pokładzie, bo kiedy reprezentuje schemat oka sygnałów (po jej przeliczeniu na LVTTL) i długi kabel jest używany, to naprawdę źle.
Wiem, że jest możliwość wykorzystania tej długości kabla, gdyż pracuje z generic frame grabber.
Próbowałem za pomocą DCI (Digital impedancji kontroli) FPGA standardowe LVDS_EXT ...ale nie osiągnął rozwiązanie ...
Jeśli ktoś może jakieś doświadczenia w tej dziedzinie ...
Dziękuję bardzo w advace!
I've realizowane Camera Link deserializer interfejs oparty na FPGA Virtex 4 (przy ML402 pokładzie rozwoju).Używam LVDS 2,5 wejść V pokładzie oraz kabel z jednego końca otwarty.
Moduł działa dobrze, gdy używam krótki kabel.Jednak mój wniosek musi korzystać długości kabla (w ciągłości), który nie działa tak dobrze.Chodzi o to, myślę że jest to problem występujący w meczu po stronie odbioru pokładzie, bo kiedy reprezentuje schemat oka sygnałów (po jej przeliczeniu na LVTTL) i długi kabel jest używany, to naprawdę źle.
Wiem, że jest możliwość wykorzystania tej długości kabla, gdyż pracuje z generic frame grabber.
Próbowałem za pomocą DCI (Digital impedancji kontroli) FPGA standardowe LVDS_EXT ...ale nie osiągnął rozwiązanie ...
Jeśli ktoś może jakieś doświadczenia w tej dziedzinie ...
Dziękuję bardzo w advace!