Hi all, wątpliwości Verilog zadania

[VLSImaniac]

Cześć, może ktoś mi powiedzieć, dlaczego nie powinniśmy modelu synchronicznego logika zadanie?

 

[Omkar]

Cześć,
Zadanie może być wywołana z wnętrza postępowania grupowego, które do syntezy oznacza kolejny rozpocząć koniec block.A rozpocząć bloku koniec może być tylko wewnątrz zawsze oświadczenie, które musi zawierać posedge lub negedge budować na liście czułości, w celu model synchroniczny narzędzi syntezy logic.Since nie suport wywołany zagnieżdżonych krawędziach konstrukcji, zadanie nie może być używany do synchronizacji logiki modelu. (czytaj to gdzieś mnie poprawić, jeśli się mylę)