Halfbridge sterownik IC pomoc proszę pracy

[themaccabee]

Witam, chciałbym dowiedzieć się o pół ICs kierowcy most, który oferowany jest przez International prostownika lub podobnych IRF211XX tych serii .. Muszę dwa N kanał, cewki o wysokiej spustowy MOSFET strony podłączony do Vdd = 28V, jego źródło podłączone do drenażu MOSFET Low stronie i źródło MOSFET SZM ze sprzęgiem jest uziemiony. Obciążenie jest sterowane z punktu u źródła wysoka FET (gdzie odpływ SZM ze sprzęgiem jest podłączony). D lubię wiedzieć, jak IRF Ics dysku zawyżone FET lub jak VGS strony wysokiego zasilane jest ..? Myślę, że Wysoka stronie FET bramy powinny być dostarczone co najmniej przez napięcia = 28V + próg Vgs Czy to nie prawo? Czy te układy generują że sami czy mam coś zrobić, aby ustawić napięcie Gate? (zastanawiając się od Vgs dla różnych MOSFET zmiany, prawda?) Czy ktoś może wyjaśnić mi lub mi pomóc znaleźć tutorial o tym samym .. Dzięki i Pozdrawiam

 

[leo_o2]

Tak. Trzeba 28V VGS +. W większości przypadku, może być generowany przez siebie w zasadzie boot-pasek.

 

[themaccabee]

W zasadzie bootstrap.

. Can u proszę wyjaśnić trochę .. Jest to układ i uzyskane z IR2110 arkusza .. jest kondensator bootstrap jak u już wymienione, ale ja dont zrozumieć jego pracy .. Również obciążenia pochodzi z SZM ze sprzęgiem FET drenażu .. D Lubię krótkie SZM ze sprzęgiem drenażu z wysokiej źródło strony i sterowania nimi za pomocą sygnału TTL .. Chcę tylko, aby przełączyć urządzenie .. czyli ON lub OFF, nie jak z szybkiego przebiegu przełączania .. Dzięki za pomoc .. Pozdrawiam [url = http://images.elektroda.net/14_1304344362.jpg]

[/url]

 

[leo_o2]

Kondensator między VB i Vs jest boot-pasek kondensatora. Kiedy Vs jest wyciągnięta niski, kondensator będzie ładowany przez diodę między Vcc i VB. Potem, gdy Vs są pobierane wysokie, VB będzie połączona Vs + Vc. Vc jest napięcie cpacitor, że jest naładowana, gdy Vs jest niski.

 

[themaccabee]

[Url = http://images.elektroda.net/19_1304361842.jpg]

[/url] Właśnie dodałem schemat blokowy z tym zbyt .. Przepraszamy i coulnt nadal się pełny obraz ... W Q2 jest na opłaty cap do Vcc przez diode.At tym samym czasie i że HO i Vs będą połączone ze sobą, a tym samym Vgs za Q1 będzie zero i Q1 będzie OFF.But jak wytłumaczyć następnego wysoka FET ON procedura ..? Im mylić .. może ktoś pomoże dzięki

 

[leo_o2]

Vcc obciąży cap przez diodę.

 

[themaccabee]

Okie ... Więc podczas gdy niskie Q2 strona jest na VS w wyciągnął do ziemi ... i tym samym i opłat cap Bootstrap i napięcia cap pojawia się w VB. Teraz Q2 jest wyłączony i HO jest podłączony do VB tj. WPR bootstrap. Teraz jest Vs Pływające prawo? Następnie VB jest stosowany do HO i potencjalnego spadku powstaje między pływającymi źródła i gate.Will Q1 Q1 to włączyć? jeśli okaże ON Q1 źródła Q1 (Vs) powoli nabycia tj. napięcia drenażu tutaj 28V .. to podciągnąć Vb, który siedział na Vs, do 28V + Vb, za mało, aby utrzymać Q1 ON. Czy to poprawna procedura ..? Proszę mnie poprawić, jeśli im źle. Dzięki

 

[leo_o2]

Okie ... Tak więc podczas gdy niskie Q2 strona jest na VS w wyciągnął do ziemi ... i tym samym i opłat cap Bootstrap i napięcia cap pojawia się w VB. Teraz Q2 jest wyłączony i HO jest podłączony do VB tj. WPR bootstrap. Teraz jest Vs Pływające prawo? Leo: Kiedy HO jest podłączony do VB, Q1 zostanie włączony. Więc Vs będzie ciągnięta wysokie. Jest to [COLOR = "red"] NIE [/COLOR] pływających. Jak Vs jest wyciągnięta, VB zostaną przesunięte przez korek między VB i Vs.