gated clock vs CE (Clock Enable) na LOW układ zasilania

E

eda_wiz

Guest
hi, gated clock vs CE (Clock Enable) na LOW układ zasilania. który jest dobry dla niskich układ zasilania. komentarzy proszę. Również proszę podać inne poupular małej mocy metodologii tnx
 
Gated zegar wprowadzi wiele og problemów, takich jak wyścigi sygnału. To trzeba bardzo starannego projektowania. Umożliwiają Zegar jest bardziej powszechne na niskim deisgn mocy.
 
Gated Zegar: Pro - mniej mocy (o ~ 40% mocy Flip-Flop odprowadzane jest na etapie wprowadzania zegara). Con - nie jest DFT (Design For Test) zgodny, a nie tak metodologicznych. Clock Enable: Pro - DFT zgodny, STA zgodny Con - Nawet jeśli zegar jest wyłączony, moc jest rozpraszana na Flip-Flop stopień wejściowy! Inne Low-Power metod: 1. Użyj liczników tętnienia zamiast synchroniczne liczniki 2. Architekt swoją RAM szerokość danych przy użyciu mniej kolumny / wiersze wzmacniaczy. 3. Użyj wstępnie układ podłogi planu taktyki w celu zmniejszenia długości metal / poli połączeń (w celu zmniejszenia obciążenia RC i pojemnościowy). 4. Jak najwięcej zegar wysp, jak i mniejszym częstotliwość pracy (-y), jak możesz.
 
Zacząłem w domenie analogowej. Więc wolałbym zegar włączyć. Różnica polega po prostu, że CLKI-> opóźnienie CLKO jest przewidywalny i nie zakłócają przez P & R. Niemniej jednak wejście do napędzane przez kierowcę zegara. Tak więc redukcja jest 50-90%. Jeśli włączyć zegar jest zintegrowany z drzewa zegar nie może być niemal idealnym 100% redukcji o niskiej pochylenie. Ale to jest bardziej analogowe techniki.
 
Jak wiadomo, w większości bibliotek ASIC, zegar umożliwia wyprowadzenie flip-flop jest realizowana poprzez umieszczenie MUX przed flip-flop wejście D, CE, gdy jest włączona, nowe dane zostaną wybrać inaczej, Q będzie podłączony do D, więc stare dane zostaną zachowane. Czyli, zegar Włącz nie ma nic wspólnego z ograniczaniem mocy. Jeśli chcesz oszczędzać energię, należy użyć techniki bramkowania zegara, który rzeczywiście wyłączyć zegar klapki. Istnieje wiele sposobów aby to zrobić, ale to, co kiedykolwiek w użyciu, następujące wytyczne powinny być przestrzegane: 1. uniknąć usterki zegar 2. uniknąć klip zegara aktywnej fazy 3. zmniejszenia wpływu na DFT pokrycia Więcej szczegółów można znaleźć w podręcznikach Synopsys produktów mocy, jak i "Użytkownik Compiler Power Manual".
 
Zegar bramkowania techniki są bardzo częste dzisiaj. Wszystkie ASIC biblioteki zawierają komórki gater zegara używane do tego celu. Jest pewien, że musisz uważać podczas korzystania z nich, ale wszystkie mobilny system potrzebujesz tych komórek gater zegara aby zmniejszyć pobór mocy. To jedyny sposób, aby uzyskać dobre optymalizacji.
 
Kto może wyjaśnić "CE (zegar włączyć)", co oznacza?
 
Hi, rod_wu: Wierzyłem farmerwang nie pisał odpowiedź. ..... Zegara umożliwi wyprowadzenie flip-flop jest realizowana poprzez umieszczenie MUX przed flip-flop wejście D, CE, gdy jest włączona, nowe dane zostaną wybrać inaczej, Q będzie podłączony do D, tak stare dane zostaną zachowane. .... Powiem więcej linii tutaj. W CE, zegar nadal przechowywane przełączania na wejściu clk wszystkich klapki, ale dane za CE bramy (s) stała, aż do CE został zwolniony. Moc płonął w sieci zegar, ale resztą ckt po prostu potrzebne martwić się o przecieku.
 
Tak więc są to dane włączyć flop, CE jest naprawdę mylące
 
Witam, O ile wiem, Cadence zaproponował kilka niski przepływ układ zasilania w backend narzędzie, które będzie zmienić ostatecznego bramy na poziomie netlist. Słyszałem, że 30% energii uzyskuje się poprzez prawdziwe tapeout. Metoda wykorzystuje Cadence narzędzie oparte jest na technice gated dobę. Czy ktoś, kto jest zaznajomiony z Cadence narzędzie zapewnia swoim doświadczeniem z nami? Z góry dzięki:)
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top