FPGA pin otwarte

O

Obw

Guest
co się dzieje, gdy wejście do FPGA PIN jest otwartym obwodzie i widzę w kodzie są bufory do sygnału, a następnie przejście rejestrów itp.?jaki jest wkład do traktowane?

 
Nie powiem, które FPGA lub jak wejście jest skonfigurowane.Jeśli wejście pin jest używany wewnętrznie, to typowy FPGA wejściowych jest bardzo duży opór, więc sygnał będzie pływaka.Możesz na nim oddychać i będzie prawdopodobnie zmiany stanu.Może ona podnieść hałas lub zużywają zbyt dodatkową moc.Niektóre świadczenia FPGA konfigurowalną pullup lub pulldown rezystory wejście na szpilki.

Jeśli wejście unrouted, jednak zazwyczaj dostaje automatycznego wewnętrznym lub słaby pulldown pullup.Konsultuje się z arkuszem danych.

 
Ok lemme wyjaśnienia sytuacji.Mam jeden Analog Devices eval pokładzie zawierające Xilinx virtex II FPGA chip.Ta płyta główna siedzi jak córka ADC eval na pokładzie statku, który jest wysyłanie danych / zegary do FPGA chip.W FPGA pokładzie może być skonfigurowany z szeregiem ADC eval deski i tym samym ma pewne sygnały, które
nie robi nic, aby połączyć z mojej obecnej ADC pokładzie.

Więc to jest sygnał LVDS (rozwiązana przy użyciu 100ohm rezystor), która jest wysyłana do FPGA chip.ADC eval pokładzie
doesnt wysłać tych sygnałów, a zatem są one otwarte.When I checked out kodu na FPGA chip miał

IBUFDS_LVDS_33 lvds_data_ibufo (. I (A_p). IB (A_n). O (A)); jako jeden z za buforowanie danych w LVDS.i widzę w UCfile netto został przydzielony kod PIN
NET "A_p" LOC = "D1" | IOSTANDARD = LVDS_33; Dlatego zastanawiał się co by się stało tutaj.

 
Ok, Virtex II pływających różnicy wejściowych.
Oto istotne wiadomości od Xilinx odpowiedź bazy danych (bardzo przydatne źródło):
http://www.xilinx.com/xlnx/xil_ans_display.jsp?getPagePath=11510

 
dzięki!że jest z pewnością zaradny.Ok istnieje coś jeszcze chciałem zapytać.Myśleliśmy wysyłania dwa pojedyncze sygnały zakończony do tych 2 szpilki z FPGA chip.Dlatego musimy usunąć oporu pomiędzy lvds kanałów.i myśli przeprogramowania chipa zawierające te pojedyncze sygnały zakończony.Ale potem zdałem sobie sprawę i nie trzeba tych sygnałów.

w FPGA chip ma oryginalnego programu, w którym oczekuje tych dwóch kołków do lvds danych i ma lvds bufor na wyjściu i pewne zmiany rejestrów.ale mamy dwa pojedyncze sygnały zakończony na nim.

1) nie ma danych pochodzących poprzez te kanały jednym zakończony, ale kod w FPGA chip nie wpływa na sposób, w jaki dane są przetwarzane (istnieje kontroli bitowe, które wybiera te dane, gdy wysokie i w moim przypadku jej zawsze niskie, więc
nie robi sprawy, co to są dane).tak ma zdefiniowane jako szpilki LVDS i podłączony do pojedynczego zakończyła się stworzyć problem chociaż
doesnt wpływa na dane / opóźnień.

Wiem, że może redefinicji szpilki do przyjęcia lvcmos i nowych poziomów logicznych, ale chciał wiedzieć na ten temat ....

 
Jeśli nie przekracza LVDS napięcia wejściowego spec, to powinno być dobrze.
Zobacz Virtex II Dane Arkusz sekcji "LVDS DC Specyfikacja (LVDS_33 & LVDS_25)"

Zastosowanie nonsens sygnałów wejściowych powinny być nieszkodliwe, ponieważ zignorować LVDS odbiornika produkcji.

 
Aha!dzięki.I będzie ponowne zdefiniowanie poziomów lvcmos33 tylko być bezpieczne.tylko trochę komplikacji, wszystkie te DC specyfikacje rozwiązania z rezystorem 100 omów, tak że nie jest obecny, co dzieje się z warunkami?

 
Nie wszystkie z nich.Wyników powiedzieć 100 omów, ale nie wejść.Wejścia
don't care what terminatora zainstalowaniu poza chip.

 
oh yeah, thanks again!Obecnie jest to obecna sytuacja Mam jeden z kołków jest otwarty i innych jest 0-2.4V sygnału.jeżeli nie jest to problem będzie mnie ocalić wiele napowietrznych.Znam swoje prawa, ale nie do wstępnego badania, należy ok.

 
Jeśli konstrukcja ignoruje te wejście szpilki, a nie przekraczającej ich Oceny elektryczne, to nie powód do zmartwienia.

Jeśli chcesz bardziej oficjalnych odpowiedzi, złożyć Xilinx WebCase i poczekać dzień lub dwa.Przechowuj swoje pytanie krótkie, proste i jasne, czy możesz uzyskać odpowiedź ubogich.
http://www.xilinx.com/support/clearexpress/websupport.htm
Ostatnio edytowane przez echo47 na 01 Wrz 2005 9:12, edited 1 raz w sumie

 
yep thanks alot!i można temme na temat programowania FPGA chip.istnieje Xilinx PROM z nią również.

I understand generation of mcs file from teh bit file and the flash prom is programmed with the bit file.

W JTAG / Serial trybie mogę dodać urządzenia lub są wykrywane automatycznie, a ja po prostu kliknij prawym przyciskiem myszy i zaprogramować urządzenie flash?

 
Niestety, nie mam dużo doświadczenia z tymi Proms.Może po nowe pytanie do tego forum.

Normalnie korzystać z pobliskiego mikroprocesor, aby wysłać plik Xilinx BIN (to trochę nagłówku pliku minus) do FPGA przez niewolnika tryb szeregowy lub równoległy.Czasami mogę używać wpływu na moje BIT wysłać plik bezpośrednio do FPGA poprzez JTAG.

 
Dobra nawet podczas wysyłania bezpośrednio bitowy plik do FPGA chip użyciu iMPACT narzędziem, powiedzmy, w trybie konfiguracji JTAG, to musimy dodać urządzenia lub automatycznie rozpoznaje je jako te są zasilane?I jej po prostu prawym przyciskiem myszy i programu?To jest mój pierwszy raz i stąd niekończące się lista pytań

 
Mi iMPACT 7,1 na Win2k.I połączyć moje kabel IV do mojego projektu (np. Xilinx rozwoju pokładzie), a następnie uruchomić wpływu.Zwraca się kilka pytań, mogę wybrać rzeczy jak "nowy projekt", "granica tryb skanowania" i "automatycznie łączyć się z kabla".Następnie automatycznie wykrywa wszystkie urządzenia JTAG w mój projekt i wyświetla schemat z JTAG łańcucha.Prawym
przyciskiem myszy kliknij żeton chcę program, kliknij przycisk "przypisać nowy plik konfiguracyjny, i powiedz mu imię moje BIT pliku.Wtedy kliknij go prawym przyciskiem myszy i wybierz ponownie "program".

To sporo klikania.Wolę narzędzi wiersza polecenia, więc zazwyczaj wpływ utworzyć plik wsadowy.Wtedy wszystko co mam zrobić, to wpisz "Go" i mój FPGA zostanie skonfigurowana.

Jeśli projekt zawiera JTAG urządzenia, które mają wpływ nie rozpoznaje (np. Analog Devices DSP chip),
musisz znaleźć lub utworzyć małe BSD pliku, który mówi iMPACT jak "ominięcie" tego urządzenia.I zapomnij dokładnie jak to zrobić, ale nie jest trudne.

W pewnym momencie, w łańcuchu JTAG pojawi się wstecz.I zapomnij, że jeżeli występuje, ale przygotować się do tego małe zaskoczenie.

 
Postaram pobraniem programu .....oni dont webcase świadczenia wsparcia technicznego dla studentów

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying lub bardzo smutny" border="0" />
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top