FPGA clocking

M

Maddin

Guest
Hi all,

Jestem pewien, że nie będzie pierwszy facet działa na ten problem, tak Potrzebuję rady od wszystkich guru's out there

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />Moje pytanie dotyczy konkretnych clocking sygnałów FPGA.Wiem, że istnieją (bardzo ograniczona liczba) poświęcony zegar Wejścia dostępne i że te powinny być wykorzystane w pierwszej kolejności.Ale co się dzieje, gdy mam kilka dalszych zegarów, które powinny być wykorzystane do sub-circuit w FPGA?Czy mogę używać żadnych innych pin skonfigurowany jako wejście PIN?
Jak niskiej częstotliwości zegarów powinny być rozpatrywane?Powinny być ogólnie zsynchronizowane z innymi wyższe częstotliwości zegarów?
Wreszcie, istnieje jeszcze jedna kwestia: jeśli dolnego wysokiej częstotliwości zegara do niektórych niższych częstotliwości za pomocą prostego licznika (MSB licznika jest "wyjście" zegar) oraz niektórych innych pasz z logiką tego sygnału,
nie mogę znaleźć w raporcie okna tego sygnału jako addditional sygnał zegara.Ponieważ bramkowanych zegary nie jest dobrym zwyczajem, w jaki sposób są rozwiązywane problemy jak ten z?
Dzięki za dobre rady,
Maddin

 
Drogi Przyjacielu,
Czy mogę mieć więcej niż osiem zegary na FPGA, które tylko 8 dedykowanych zegar szpilki?Odpowiedź brzmi: tak, oczywiście z jednym ważnym warunkiem: nie powinno być dużym obciążeniem na swoim sygnał zegara, lub należy zrobić kilka synchronizacji zegara do przesyłania danych z tej domeny na chipie zegara głównego zegara domen.
Jest to bardzo zły pomysł, aby używać licznika za niższą częstotliwość impulsów zegarowych z wysokiego freq.zegara.Zamiast używać Zegar DLL (Lub w DCM V2 wzorów.) Zegar DLL łatwo dokonać freq.podzielone, faza zrekompensowane wersję głównego zegara do użytku w logice.

 
Myślę, że jest kamieniem milowym w Twojej częstotliwości zegara w nowe urządzenia, jeżeli używasz niski zegar nie ma problemu możesz mieć ile zegar jest like.the zegar wejścia szpilki są dedykowane do kierowania takli do Pochylić zera do wszystkich flip flops, ale w FPGA można również korzystać ze wszystkich szpilek do zegara.
cześć.

 
W mami_hacky powiedział, że najlepszym rozwiązaniem jest użycie PLL, DLL lub DCM.Jeśli nie masz tych cennych zasobów, możesz również użyć liczniki, ale powinna być użyta jako zegar włączyć do reszty FFS że chcesz zegarem o niższej częstotliwości.To dobry wzór praktyce nie można załadować tej bardzo ciężkich CE sygnału, inaczej możesz doświadczenie nieprzyjemne problemy.Czasami trzeba będzie zreplikować CE sygnałów w celu uzyskania dopuszczalnego obciążenia.Nie zapomnij o stwierdzenie tych wszystkich ścieżek w multicyles.

 
może ktoś po prostu dodać buforów na zegar, aby pomóc w załadunku?

 
Hi all,

Dziękujemy za dobre i szybkie odpowiedzi.I'm użyciu Spartan II (2S200), która ma kilka bibliotek DLL, wszystkie dedykowane wejście zegar-szpilki są już zużyte, a wymagane częstotliwość dla mojej aplikacji jest znacznie niższa (niższa niż najwyższa stosunek podziału dostępnych DLL) niż najniższa częstotliwość z drugiej zegarów.
Anyway, it's fine, jeżeli mogę użyć jako wyjście MSB CE.Ponieważ jestem całkiem niedoświadczony z I $ E 5.1i, może ktoś (być może aalbu?) Proszę wyjaśnić, jak deklarują tej ścieżki jako multicycle ścieżkę?
Dzięki za pomoc,
Maddin

 
Hi Maddin,

to nie tylko częstotliwość, że kwestie: jeśli zegar Pochylić z braku poświęcona zegar netto przekracza trasy opóźnienia między flipflops clocked na zegar,
to również duże problemy (nowe dane dostarczone przed skraju starego zegara został przetworzony).

Więc możesz trasie non-pin dedykowane dla specjalnych zegar buforów (BUFG), jeśli jeszcze niektóre z nich zamiennych.W ten sposób można tylko stracić pewne opóźnienie pomiędzy zewnętrznym i wewnętrznym zegarem pin Światowy zegar netto.Dedykowany zegar szpilki mają dużo niższe opóźnienia, oczywiście.

Można trasy zegara przy użyciu standardowych sieci (non-dedykowanych zegar netto), ale wtedy należy użyć MAXSKEW ograniczeń (zobacz go w Xilinx Biblioteki Guide), aby uniknąć kłopotów.

 
cześć,
można użyć dowolnego pin do zegara swój obwód, ostrzeżenie, ponieważ masz więcej opóźnienie sygnału podczas używania wszelkich combinatory logika kontroli sygnału,
do sincronise swoje zegary można użyć dowolnego PLL obwodzie na Altera FPGA i dll na Xilinx FPGA
dobry wygląd i przepraszam o mojej słabej enghish

 
Cześć,

dzięki każdy, kto przyczynił się do mojego śledztwa.Mam mojego projektu do uruchomienia i it't teraz czas, aby przełączyć się od picia kawy innej pić

<img src="http://www.edaboard.com/images/smiles/icon_lol.gif" alt="Laughing" border="0" />Krótki komentarz do węża:
Nie ma znaczenia, jak dobra anybodys umiejętność porozumiewania się w języku angielskim jest tak długo, my wszyscy możemy sobie wyobrazić, co "ten facet na drugim końcu" chce nam powiedzieć (myślę, że to jest prawdziwe dla nikogo innego tam zbyt).Jednak Twoje umiejętności są, jak widać, zupełnie OK.

Maddin

 
Mam niski końca FPGA, które nie ma PLL lub DLL.
Czy jest możliwe tylko do korzystania z zasobów cyfrowych brama realizacji funkcji biblioteki DLL?
Czy DLL wszystkich cyfrowych obwodu?

 
2 rtl2gdsii
1.Istnieje kilka "pseudohobbist" sircuits na dwóch flip-flops na podwojenie zegar - ale IMHO to nie dobry sposób - nie stabilnej pracy w niektórych warunek ...

2.DLL nie jest pełny układów cyfrowych - to działa jak PLL

 
Ja zakładając masz jedną zewnętrzną zegar najbliższych, a pojawi się zegar, że dzieląc się powoli zegarów.Podobnie jak inne wymienione, należy zawsze mieć tylko jeden zegar.A zamiast powolnego zegary,
użyj CE.

Jeśli DLL nie może załatwić sprawę na swój zegar rejon, można użyć SRL16E do tego zadania.Są to bardzo miłe.Każdy Lota w Virtex / SpartanII może być skonfigurowany jako SRL16E prymitywne.I można skutecznie realizować swój zegar podziału za pomocą SRL16E zamiast liczniki.

1 SRL16E - 1 Lota - można uzyskać clk/16.

Można spojrzeć na tę stronę, aby uzyskać więcej informacji na SRL16E tutaj.
http://www.xilinx.com/support/techxclusives/SRL16-techxclusive2.htm

Hope this helps,
Kode

 
Kode, dziękuję bardzo za przydatne podpowiedź.
pozdrowienia,
Maddin

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top