efekt cyklu na straty mocy zegar

[a_shirwaikar]

Witam, chciałem się dowiedzieć, czy cykl o sygnał zegarowy bezpośrednio wpływa na straty mocy? cykl pracy będzie określenie średniego napięcia ponad zegar okres, więc straty mocy występujące ze względu na straty mocy zegar będzie zależeć na tym samym, czy nie byłoby? Każda pomoc będzie mile widziana. Dzięki!

 

[Georgy]

W zależności od sytuacji może być, czy nie. Co to jest plan Twojego wniosku?

 

[leo_o2]

Dla czystych układów logicznych, jej wpływ powinien być mały, jeśli cykl pracy nie jest zbliżony do 0 lub 100%.

 

[Teddy]

Rozważmy procesu CMOS. Jeśli karmisz 50% cyklu zegara obowiązek falownika, co jest wartością średnią prądu przez falownik pobiera z zasilacza? Następnie zmienić cykl pracy do 90% i 10% widać różnica jest miniskule. To dlatego, że w CMOS to nie zależy od poziomu napięcia, ale na przemian. Jeśli masz 0% lub 100% dutycycle tego samego falownika będzie IDD = 0. Ale po zmianie częstotliwości przełączania IDD także się zmienił. Tak po VDD ruszy od 1V do 5V idd zmieni również. Powodem jest to, że pobór mocy inwertera CMOS jest w większości krzyż prądów pomiędzy VDD i GND (zaniedbania I ładowanie itp. bramy)

 

[a_shirwaikar]

to prawda .. ale co proste straty mocy sygnału zegarowego ze względu na opór drutu transmisji / impedancja? w postaci ciepła lub inne czynniki? jest to, że naprawdę nieistotne? i nie byłby, które zależą od średniego napięcia zegar w czasie jednego okresu? Jestem zaniedbując cmos falownika w moje myśli tutaj i tylko koncentrując się na propagowanie sygnału zegarowego przez sito o skończonej odporność fizyczną ..

 

[leo_o2]

Analiza wyżej wymienionych nie ponosi wycieku w urządzenie, które jest prawdziwe dla życia procesu. Jednak dla głęboki proces sub-micro, wyciek jest coraz większe i większe. Jeśli wyciek jest uważany, cykl pracy mogą mieć wpływ na zużycie energii. I rezystancji przyczyni się także największe zużycie energii.

 

[Georgy]

A rezystancji przyczyni się także największe zużycie energii.

Jeśli długość kabla jest bardzo duża. Czynny opór jest bardzo mały, biernej odporności na zużycie energii nie jest.

 

[Teddy]

Wpływ obciążenia lub wycieku nie są bez znaczenia - po prostu uproszczony. Ale w tym samym czasie - wyciek jest znaczny, jeśli przejdziesz w 65nm (wątpię, ludzie tutaj zrobić coś podobnego) pojemnościowe obciążenie - co robi? spowalnia krawędzi, ponieważ FET wyjściowych do ładowania obciążenia. Więc nawet jeśli znacznie uproszczone nadal posiada. Myślę, że to dobry artykuł: focus.ti.com/lit/an/scaa035b/scaa035b.pdf

 

[a_shirwaikar]

dzięki Teddy .. mają u mnie żadnych więcej linków do dobrych kart na zużycie energii w CMOS IC i metod w celu zminimalizowania tego samego?

 

[grvkpr18]

To zależy od tego, czy projekt jest poziom wyzwalane lub krawędzi wywołane

 

[RCinFLA]

Dla CMOS bramy, średni prąd dysku C * V * C, gdzie C jest pojemność wejściowa, V jest napięcia zasilania, a F jest częstotliwością zegara. Jest taki sam dla wszystkich cykl pracy i impulsów prądu wystąpić podczas przejścia. Tej sumy daje władzy jako CFV ^ 2, zaniedbując wycieków. Przeciek staje się istotnym problemem dla głębokich procesów submikronowych. Zaczyna się prawdziwy problem na 90 nm i geometrii mniejsze. Wiele submicro IC wiele tlenku bramy grubości do kontroli próg bramy. Dolny próg wydajności szybsze urządzenia, ale wyższe prądy upływu. Podwyższenie progu rentowności niższej wycieku ale wolniejszych urządzeń. Im grubsza azotu jest również niezbędne do wyższego napięcia I / O. Na kompleks IC drzewa zegar może być żmija signficant do całkowitego zużycia energii układu. Bramkowania zegara Oddział jest zatrudniony do wyłączenia zegara nieaktywnych bloków funkcjonalnych w IC w celu oszczędzania energii.