dwa zegara, jak dowiedzieć się, jaka częstotliwość jest wyższa?

L

littlefield

Guest
dwa zegara, jeden jest clocka, drugi jest clockb nie wiem częstotliwości z nich, jeśli częstotliwość clocka jest wyższa niż clockb, wyjście 1 ", jak zaimplementować to w Verilog?
 
Ilość wzrost krawędzi każdego zegara. Po pierwsze, aby osiągnąć zadanej liczby jest najwyższej częstotliwości. Mogą być też inne sposoby, ale to powinno działać, a jeśli znasz podstawy Verilog powinno być łatwe do kodu.
 
jest wyjście rejestru lub wyjście połączenie? jeśli wyjście rejestru, który zegar powinien wybrać? jeśli wyjście połączeniu, to ma usterki
 
Hi ... że moje rozwiązanie byłoby proste ... ma n-bitowy licznik dla obu zegarów ... uruchomić zarówno liczników w tym samym czasie ... gdy występuje przepełnienie w jednym z resetowania licznika zarówno liczniki ... colck co prowadzi do przepełnienia jest najszybciej ... to przepełnienie może być użyta do ustawienia flip-flop, aby szybciej zegar będzie znany dopiero kolejny występuje przepełnienie ...
 
Nicea lordsathish pomysł, ale nie sądzisz tys rozwiązanie to obszar bardzo czasochłonne rozwiązanie?
 
[Quote = master_picengineer] Nice lordsathish pomysł, ale nie sądzisz rozwiązanie tys to obszar bardzo czasochłonne rozwiązanie? [/Quote] jest jakiś lepszy sposób, który zużywa mniej powierzchni ...?
 
utworzyć 2 przeciw, niech licznik liczy do 10 (lub jakiś numer, ale musi większy niż 2, ponieważ 2 zegar nie może triger w tym samym czasie), a następnie porównać 2 wyjścia liczników wartości do określenia czego 1 jest większa. if (clka'event i clka = 1) to cntra
 

Welcome to EDABoard.com

Sponsor

Back
Top