Dodatkowa jednostka po syntezie

[sheikh]

Witaj Dears Napisałem kod VHDL, a następnie syntezy go. Wynikiem syntezy zawiera zespół, że nie jest w moim ścieżki danych. (W załączonym rysunku, pomiędzy ADD / SUB i rejestr, że podłączony do niego). jest FD (32 D_ff bit), czy moglibyście mi powiedzieć, dlaczego ISE produkuje urządzenia po syntezie? i jak mogę zmienić poniższy kod, że ADD / SUB połączyć REG_4 bezpośrednio? Chodzi Mostafa

 mux4: mux_2x1_32bit port map (INPUT1 => C1_sig, INPUT2 => C3_sig, SEL => Select_1, OUTPUT => out_mux4_sig) Proces (CLK) zacząć if (clk = '1 'i clk'event), a następnie, jeśli add_sub_0 = '0' then out_Add_sub_1_sig CLK, Rout => C4_sig)

 

[ads_ee]

Szejk, out_Add_sub_1_sig to rejestr, który można po nim REG32_bit instancji. Sytnthesis produkować dokładnie to, co zakodowane. Nie widzę problemu. Jeśli nie chcesz, aby dodatkowo zarejestrować usunąć Reg_4 instancji i wykonywać C4_sig przypisania