dlaczego kompilator konstrukcja zmienić nazewnictwo wyjściowy RF?

[ronnie710409]

Szanowni Państwo: dlaczego DC streszczenie drutem nazewnictwa zastąpić mojego Reg. nazywania po synthsis? Na przykład, oświadczam "reg [07:00]," w moim rtl kod, a nazwa instancji [0] A_reg_0_, ale wyjście Q z FF jest "n2214" zamiast nazw. Może powiesz mi dlaczego? dziękuje bardzo.

 

[rsrinivas]

Tak Synopsys to robi. Jeżeli widzisz z kodu (Verilog Netlist) wyjście ur FF (Q) będzie gdzieś podłączyć do wyjścia ur i powiedzieć ur nazwy sygnału wyjściowego jest "opt". Nazwa "opt" nie zostanie zmieniony. jak ur wyjściu Q, jeśli jest podłączony do powiedzenia opt następnie drut n2214 zostanie przypisany do ur opt. Dc tylko utrzymuje ur określonych nazw wyjściowych wejściowych określonych przez Ciebie. wszystkie pozostałe sygnały są traktowane jako wewnętrzne (powiedzmy przewody) do projektowania i przypisuje jego nazwę. Jednak u można zmienić styl nazewnictwa. nazewnictwo nie powinny powodować żadnych problemów u ... znaleźć w instrukcji dc po więcej informacji. Srinivas Pozdrawiam

 

[ronnie710409]

drodzy Srinivas i wszystko: jeśli wyjście Reg nie łączy się z portem wyjściowym, jak powinny ograniczać DC nie zmienić jego nazwę. Czy jakiekolwiek ograniczenia mogą to zrobić? Mam zgłosić zasady nazewnictwa, ale nadal nie wiem jak to naprawić. to rzeczywiście złe prześledzić podczas pracy post-sim. dziękuje bardzo.

 

[raul_777_h]

Hi ronnie710409: możesz spróbować użyć dont opcji dotykowej, która może pozostać nazwę chcesz.