dlaczego? Duża różnica między DC i synplify?

M

mic_huhu

Guest
Cześć wszystkim

Nie mam jasności w ten sposób: kiedy syntezy modułu z synplify nie ma violations.however czas, coś dzieje się w DC, przekazuje część trasy muszą okres trzech zegara.dlaczego?

dzięki.

Johnny

 
Myślę, że powodem tego jest Synplify ma optymalizacji logiki, niezależnie od
ograniczenia czasowe.Jeżeli jako narzędzie Streszczenie ma czasu napędzany optymalizacji.
Nie do optymalizacji, jeśli spełnia RTL czasy.Uważam więc, że należy sprawdzić
dla ur poprawności ograniczenia czasowe.
Inne rzeczą jaką możesz zrobić jest porównanie obu netlists!To może dać kilka
pojęcia o tym co się dzieje.

 
Jakiś czas wstecz i syntetycznymi mój RTL z Synplify ASIC and Design Compiler ...Synplify łatwością spełnia tming ograniczeń ..DC, ale tylko spełnione ograniczenia dałem ..Zastanawiałam się, dlaczego verstaile narzędzie, takie jak DC usiłuje sprostać czasu, gdy synplify łatwością spełnia ....... czas

Ale kiedy sprawdzić obszar synplify obszar wynosił około 2,5 razy .. obszarze DCrgds
Ostatnio edytowane przez eda_wiz dniu 02 kwietnia 2006 12:02, edited 1 time in całkowita

 
Dzięki.

Jestem jednak mylić w raporcie DC o niektórych ścieżek i tylko dwa lub i bramy.Czy ścieżka musi trzy zegar?(ścieżka jest sygnał sterujący do rejestru, uważam, że jest źle).Nie wiem co się stało?

Johnny

 
Jeśli kod RTL jest ok,
zestaw wyjątkiem czasu na ścieżkę w ograniczeń.

 
Czuję te rzeczy są zazwyczaj kod zależne.Jednak faktem jest, że każde narzędzie posiada własny algorytm optymalizacji.alogorithms te są wrażliwe na ogranicza podać.nawet jeśli ogranicza się on domyślnie w tych narzędzi .. constrints bardzo z narzędziem narzędziem.Czas, jaki narzędzie do optymalizacji jest wprost proporcjonalna do żadnych ograniczeń ...

 
inne oprogramowanie ma inne pomysły!
w moim opnion, DC jest znacznie silniejszy niż synplify
dlatego należy podjąć DC w standardzie

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top