Dlaczego czas typ danych jest 4-państwa w systemie Verilog?

[yourcheers]

Czy każdy podmiot ma jakiś pomysł, dlaczego datatype CZAS jest 4-stan w System Verilog. To ma sens, aby "logika", "Reg" & "Integer" 4-stan. Ale dlaczego czas?

 

[dave_59]

Czas typ danych jest synonimem reg [63:0] To jest sposób, w jaki został określony w Verilog, który miał tylko 4-państwowe wartości. Początkowo Czas i liczba całkowita były un przedsiębiorstw, tak aby realizacja może wybrać rozmiary, które są optymalne dla danej realizacji, ale później zostały ustalone do 64-bitów w IEEE. SystemVerilog wprowadzono 2-państwowe wartości, ale nie może zmienić definicję Czas dla zachowania względu na kompatybilność.

 

[yourcheers]

Hi Dave Rich, Dzięki za wyjaśnienie. Tylko ludzie, którzy byli świadkami ewolucji SV może odpowiedzieć na to pytanie. Dzięki za pomoc.