D flip-flop w dzielnika częstotliwości

S

spicer

Guest
Chcę wiedzieć, jak zaprojektować dużą prędkością (do 800 MHz) D flip-flop w dzielnika częstotliwości. A ja też chcę wiedzieć, czy ten D flip-flop trzeba zresetować port. Czy ktoś może mi pomóc? Z góry dziękuję.
 
[Quote = spicer] Chcę wiedzieć, jak zaprojektować dużą prędkością (do 800 MHz) D flip-flop w dzielnika częstotliwości. A ja też chcę wiedzieć, czy ten D flip-flop trzeba zresetować port. Czy ktoś może mi pomóc? Z góry dziękuję. [/Quote] hi najprostszym sposobem jest użycie standardowych komórek swoją odlewni zapewnia. czy zresetować lub ustawić porty są potrzebne zależy twoje programowalny dzielnik. jeff
 
[Quote = jfyan] [quote = spicer] Chcę wiedzieć, jak zaprojektować dużą prędkością (do 800 MHz) D flip-flop w dzielnika częstotliwości. A ja też chcę wiedzieć, czy ten D flip-flop trzeba zresetować port. Czy ktoś może mi pomóc? Z góry dziękuję. [/Quote] hi najprostszym sposobem jest użycie standardowych komórek swoją odlewni zapewnia. czy zresetować lub ustawić porty są potrzebne zależy twoje programowalny dzielnik. jeff [/quote] Klapki używane od standardowych komórek może nie być w stanie pracować na tej częstotliwości, należy sprawdzić go dobrze przed użyciem. Potrzeba reset portu zależy od typu licznika używasz i gotowości zużycie energii są kierowane.
 
Możesz użyć CML DFFs lub DFFs TSPC uzyskać dużą prędkością. Wszystko to są describled w RF Microelectronics z Razavi.
 
800MHz nie tak wysokiej częstotliwości. U nie musi iść do CML w tym ... Oczywiście zależy to od technologii. Ale moje przeczucie jest to, że CML nie jest potrzebne. Przez wygląd, ur próbują zaprojektować własny flop. Prosty Master-Slave model (zawierające bramy transmisji jak switche) powinny być dobre dla ur częstotliwości mających na celu .. Bramy transmisji Rozmiar prawidłowo, aby uzyskać dobre setup / hold razy. Wymagania dla reset / ustawienia zależy od korzystania z flopem. Jeśli używasz go na taktowanie się danych lub używane w rejestrze, to jego dobry pomysł, aby zresetować. Jeśli tylko używać go do zatrzask pewne informacje a następnie zresetować nie mogą być potrzebne. Nadzieję, że pomoże ..
 
[Quote = laglead] należy użyć struktury CML. [/Quote] Dlaczego "powinien"?? Mam zaprojektowane niestandardowy flop, która działa do 2GHz w 130nm technologii z normalnej logiki tylko. To jest powód, powiedziałem to zależy od technologii .. Nie ma obowiązku korzystać z CML tu ..
 
Nie sekundę przy CML, jeśli możesz. CML z powrotem do CMOS z dużą prędkością zajmują dużo mocy i jest kolejnym komplikacji.
 
Kiedyś TSPC w mój projekt i to działa dobrze w częstotliwościach większych niż 8OO MHz, to jest proste w przeciwieństwie CML, więc radzę używać TSPC. ale mam inny problem, że mój projekt wymaga DFF, który działa w paśmie 2,4 GHz i TSPC nie działa dobrze w tej częstotliwości i wszystkie projekty próbował (w tym CML), chociaż nie stwierdza się w gazetach, że mogą pracować dla tej częstotliwości . Wiem, że brakuje pewnych rzeczy w dostarczaniu przystosowany wartości dla W & L, ale ktoś doświadczenie mi powiedzieć, co zrobić?
 
Używam TSMC (0,13 u) można osiągnąć tak wysokie częstotliwości przy użyciu tej technologii?
 
Tak, to możliwe, aby przejść powyżej 2.4G w TSMC 0,13. Zrobiłem TSPC dzielnik, że udał się do około 4,5 g (przed układ ekstrakcji niskiej vt opcji.) Oczywiście, jeśli próbujesz użyć go jako ogólny D-FF z logiki pomiędzy D-FF, to co innego historia ....
 
[Quote = ahmed Tolba] Używam TSMC (0,13 u) można osiągnąć tak wysokie częstotliwości przy użyciu tej technologii? [/Quote] Jeśli używasz niskiej proces vt, powinien zdecydowanie możliwe ...
 
jest possibe w 0.18um technologii dać zegar 6GHz. Staram się zaprojektować syntezator częstotliwości, który działa na 6GHz.
 
tak 0.18 oscillaotr pierścień może dać u tej prędkości 6 GHz, nawet u można uzyskać więcej z LC i można korzystać z logiką CML do przegrody, ale to będzie dobry experince khouly
 
[Quote = khouly] tak 0,18 oscillaotr pierścień może dać u tej prędkości 6 GHz, nawet u można uzyskać więcej z LC i można korzystać z logiką CML do przegrody, ale to będzie dobry experince khouly [/quote] dzięki za ur sugestię. ok a dokładnie jestem projektowania bezpośredniego cyfrowego syntezatora częstotliwości. Potrzebuję zegarem 6GHz do jego funkcjonowania. Nadal będę w stanie to zrobić z oscylatora pierścień? i starał się zaprojektować flip flop, a następnie następnie regsiter do pracy do 6GHz. ale maksymalna i cud się to 1,25 2Ghz ..
 
u należy wygenerować zegara, lub po prostu chcesz zaprojektować filpflop khouly
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top