Czy to jest dobre czy nie?

[ftian]

Czy to jest dobre czy nie, jeśli bezpośrednio podłączyć normalny sygnał, a nie sygnał zegara, do pin zegara flip-flop?

To happenes jeśli chcesz monitorować pinowe wejście na krawędzi upadku, czy warto korzystać z zegara systemowego i dwóch klapek do tego ...

 

[eda_wiz]

Cytat:

Czy to jest dobre czy nie, jeśli bezpośrednio podłączyć normalny sygnał, a nie sygnał zegara, do pin zegara flip-flop?

 

[ftian]

Cytatr the signal value..
do u wanna do wykrywania krawędzi
lub wartość sygnału ..
wyjaśnić sytuację w szczegółach

 

[yuzhicai]

ftian napisał:Cytatr the signal value..
do u wanna do wykrywania krawędzi
lub wartość sygnału ..
wyjaśnić sytuację w szczegółach

 

[Guest]

nie jest lepiej jak u do STA i DFT ....
to jest trudne do zrobienia powyższych prac 0 ...

 

[lionhunter]

Należy wziąć pod uwagę kierowcy, glitch, badania i wydanie syntezy.Jeśli wszystkie są OK, możesz go użyć.

 

[tom123]

Myślę, że to zły pomysł.bo to nie jest dobra do syntezy, nie jest dobre dla DFT,

to nie jest dobre dla analizy czasu.ale jeśli chcesz obniżyć zużycie energii

dzięki tej metodzie, to dobrze.ftian napisał:

Czy to jest dobre czy nie, jeśli bezpośrednio podłączyć normalny sygnał, a nie sygnał zegara, do pin zegara flip-flop?To happenes jeśli chcesz monitorować pinowe wejście na krawędzi upadku, czy warto korzystać z zegara systemowego i dwóch klapek do tego ...

 

[Karthikeya]

yuzhicai
Cytat:

Tak, można użyć wykrywania krawędzi obwodu, które mogą wykorzystać na poziomie zastąpić krawędzi.

Tak:

/ / Detect posedge q

always @ (posedge CLK)

q_dly1 <= q;przypisać q_posedge = q &! q_dly1;

 

[Amarnath]

zamiast posedge negedge użyciem, a następnie używać tego samego kodu, jest to dla Verilog dla VHDL u można to zrobić tak:

procesu ( "lista wrażliwość")
if (clk'event i CLK == '0 '), a następniepozdrowienia
Amarnath