Czy "DO-LOOP" stat pod synthesizabl XST Xilinx jest

X

xtcx

Guest
Próbowałem różnych środków, aby w trybie "do pętli" tylko dla symulacji, ale niestety dało żadnych wyników. Wszelkie oświadczenia, które są deklarowane wewnątrz pętli jest zawsze prawdziwe, nawet po stałej wyklucza. Na przykład: for i in (szerokość-1) na 1 pętli, gdzie szerokość jest INTEGER: = 5 pętli nigdy nie kończy ... Proszę pomoc ekspertów !.... będę podawać swój przykładowy kod w razie potrzeby ...! coz jestem na moment.Thanks najbardziej rozczarowany !......
 
[Quote = xtcx] for i in (szerokość-1) na 1 pętli, gdzie szerokość jest INTEGER: = 5 pętli nigdy nie kończy ...[/quote] napisz (szerokość-1) downto 1 zamiast (szerokość-1) TO 1 dam ci małe proces to sprawdzić ... Proces rozpocznie się dla i w 5 downto 1 pętla raport "to" i integer'image (i) & "iteracja"; end loop; raport "i wyszedł z pętli .."; czekać; koniec procesu; pętli FOR są na ogół syntezowalnych, ale nie w czasie pętli. Pętli FOR loop według zmiennej pętli, która ma być liczbą całkowitą lub typ wyliczeniowy. Zmiennej pętli nie są zgłaszane. chodzi ..
 
I w zasadzie zgadzają się, z wyjątkiem Ocena unsynthesizable pętli. Te dwie konstrukcje są oczywiście syntezowalnych:
Code: 
 i: = 0; a ja
 
No i nigdy nie powiedział, że pętla nie jest syntezowalnych. I powiedział "w ogóle na to syntezowalnych, to nie jest w przypadku pętli while." , podczas gdy są podatne na wywnioskować nieskończonej sprzętu (co nie jest możliwe praktycznie). jeśli pętla jest kierowanie do skończonych sprzętu to narzędzie syntezy pewnością wywnioskować sprzętu odpowiednio.
 
Tak się całkowicie poprawne, ale dokładnie nie powiedziałeś, czy pętli while może być syntezowalnych w ogóle. Jeśli zastosujemy się do HDL związane z dyskusji na forum, musisz zauważyć znaczną ilość nieporozumień i błędów oczywiste. Tak więc chciałem wyjaśnić, że może być syntezowalnych.
 
Zgadzam się ...!! Dla tych, którzy nie są przez pojęcia związane z syntezą ... musimy wspominać o tym jasno ..
 
Drodzy Kvingle,
proces rozpocząć for i in 5 downto 1 pętla raport "to" i integer'image (i) & "iteracja"; end loop; raport "i wyszedł z pętli .."; czekać; koniec procesu ;!?
Click to expand...
Wydaje się błąd, którego nie można usunąć ani zrozumieć ... Proszę mi pomóc ... Także gdzie sprawdzić wyjścia ?.... W testbench lub ModelSim ... Ja nie wiem co narzędzie i wersji was jest używana, ale nie otrzymujesz żadnych ulepszeń .... Czy możesz dostarczyć próbki do pętli programu, który pracowałeś?, abym mógł używać i testować wynik ... . Moja wersja jest Xilinx ISE 8.2i fundacji edition.please mi pomóc w clarrify tego wątpliwości, co ogranicza mój poziom programowania korzystnie! ...
 
Ok.xtcx. i dostarczyć Ci kod only.its celu zrozumienia nie syntezowalnych. pisać małe przedsiębiorstwo architekturze pair.Copy tego procesu i zobacz wynik na ModelSim polecenia prompt.you zrozumie, ile razy pętla zostanie wykonany, a kiedy jesteś z niego. Zmiana "downto" do "z" i zobaczyć, co się błąd w kodzie. (Te małe i duże endians .... watch'em) Nadzieję, że to jest jasne ... [Size = 2] [color = # 999999] Dodano po 45 minutach: [/color] [/size] kod dla Ciebie .... [Size = 2] [color = # 999999] Dodano po 2 minutach: [/color] [/size] kod
 
Dziękuję bardzo kvingle !.... będzie widać w kodzie i to sprawdzić ... W każdym razie nie wiem, jak pracować modemlsim w wierszu polecenia .... Postaram się o to i odpowiedź ... Dzięki znajomym !.....
 
nie statyczne pętle nie są syntezowalnych gdzie jako statyczne pętle bez kontroli czasu systhesizes jako kombinowane ckts, statyczne z kontroli czasu syntetyzuje jako sekwencyjnych cks
 
Drogi "madhavisai"
nie statyczne pętle nie są syntezowalnych gdzie jako statyczne pętle bez kontroli czasu systhesizes jako kombinowane ckts, statyczne z kontroli czasu syntetyzuje jako sekwencyjnych cks
Click to expand...
nie jestem w stanie go przeczytać, ale nie mogę zrozumieć to, że precisely.Could proszę opracować go niewielkim kodu, jeśli to możliwe? ... Twoja pomoc jest bardzo oczekiwanego i ceniona !.... Dzięki !.... Drodzy Kvingle, I wykonane kodu, i to prawda, jak powiedział, że wyniki w niektórych ostrzegania i pętli kończy się, jeśli pominąć "downto" w pętli for. Rozumiem, że DO-LOOP działa jak Pan wspomniał .... Ale jak to symulacja Pomoże w kodowanie w czasie rzeczywistym ?.... Czy istnieje possiblilites że tej pętli mogą być wykorzystane do kodowania w czasie rzeczywistym?. ... Dzięki
 
[Quote = kvingle] i dostarczyć Ci kod do zrozumienia celu only.its nie syntezowalnych. [/Quote] Tak dla stosowane są pętle wiele razy w coding.When chcesz powtórzyć tego samego rodzaju sprzętu. Stosowany jest także w stanowiska kontrolne do celów symulacji. A widziałeś wierszu polecenia ... nie musisz nic robić nie tylko widzieć wyjście.
 
Hey się na ya ... I nie próbował programu w czasie rzeczywistym, ale gdy próbuję użyć tej składni dla mojego programu, nie uzyskać dokładne wyjście .... To instrukcje wewnątrz pętli dla Wydaje się, że wykonanie .... zawsze starałem się to sprawdzić z małego programu LED tak, że zrobiłem, że dioda miga 5 razy po prostu biorąc pod uwagę wyjściowy 10 razy tak .., -------- ---------------------------- PROCES variabel REG: std_logic: = '0 '; BEGIN FOR I w 10 downto 0 LOOP reg: = NIE (reg), doprowadziły
 
err ... No trzeba zrozumieć, że nie jest to c programming.Whatever piszesz tworzy sprzętu wewnątrz układu. Wyobraź sobie, co się stanie, jeśli połączyć wyjście falownika do jego wejścia ...? Twój projekt jest czysto kombinowane ... więc mowy o miga dioda, ponieważ pętli są wykonywane w kilku delta opóźnienia nie ....( w czasie rzeczywistym) Proponuję Ci pójść na pewne dobra książka syntezy przy użyciu vhdl .. chodzi ...
 
Migająca dioda LED w syntezowalnych kod musi zawsze zawierać zegar wejście oraz dzielnik zegara odpowiednio licznika, który zmniejsza częstotliwość zegara MHz do wyczuwalny celu Hz wielkości, co oznacza co najmniej 20 licznik bitów. Myślę, że miganie diody przykłady powinny być omawiane na forum wcześniej, ale czytanie podręcznika VHDL jest możliwe najlepszych opcji ogólnej.
 
Witaj Kvingle, schłodzić ya .... ja przeżywałam "programowania VHDL przykłady" Autor Michael Douglas, a także "RTL projektowania z wykorzystaniem języka VHDL" przez PONG. Cóż, problem jest m kompilator version.I "przy XST, ale książka została napisana na rzecz jakiegoś innego syntezatora, Chyba nie name.Even jeśli nie byłoby sprawy, tylko przykłady pętli i oparte na symulacji operacji zostały podane w wielu książkach, nie w czasie rzeczywistym operacji, to jest jak się zachowują w sprzęt, na przykład ...... i stąd zamieszanie .... Przepraszam za mój mały szkodnik !.....: D A FVM, będę już próbował podzielenie zegar do kilku Hz do uruchomienia na pętli, ale miejmy nadzieję, że nie!, słyszałem od moich przyjaciół, że DO-LOOP jest syntezowalnych, ale tylko dla celów symulacji, nie na PRAWDZIWE -TIME ... Myślałem, że eksperci u może jakie były stosowane w kodowania i dlatego poprosiłem o sugestie ... Dziękuję za odpowiedzi pacjenta !....
 
Ok. Podam przykład syntezowalnych pętli for .. zobacz tej pętli oblicza parytetu 32 wektor bitów. wraz z plikiem mam załączeniu przystawki sprzętu uzyskane z kodu. można zobaczyć jego 32 xor wejściowych. syntezy i sprawdzić po koniec.
 
[Quote = xtcx] Słyszałem od moich przyjaciół, że DO-LOOP jest syntezowalnych, ale tylko dla celów symulacji nie, w czasie rzeczywistym cytatem ...[/] Lubię znajomych oxymorons.BTW co masz na myśli sythesizable ale tylko do symulacji . Te kody VHDL jest tak prymitywny, z natury nie sądzę innego narzędzia będzie kaleczyć go. W końcu, jak mówią VHDL jest przenośny.
 
Dobra, dobra, niech moi przyjaciele go ... Ubogich them.Ok postaram kod i cię z powrotem wynik wkrótce ....
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top