Cykl zegara układu korekcji

[sachinagg77]

Zamierzam projekt "Zegar Duty Cycle obwodu Correction", które mogą obsługiwać zegary wejście z cyklu od 20% do 80% i wyjście zegara z 50% cyklu [z tolerancją 1%]. Kolejnym ważnym wymogiem dla obwodu Niska wydajność jittera jak ten układ jest przeznaczony do zapewnienia wysokiej wydajności zegara ADC. Byłbym wdzięczny, jeśli ktoś mógłby poinformować mnie o niektórych relevenat odniesienie do rozpoczęcia projektu. Dziękujemy Sachin

 

[jfyan]

hi Sachin, kiedyś wygłosił dwa odczyty o obowiązku cerrection cyklu zegara, jeden jest G J. Maneatis, "Niski jitter procesu indépendant DLL i PLL oparte na samo-stronnicze techniki", JSSC VOL.31.NO11 1996. drugi J. Lee, "cicha szybko zablokować fazy-lock pętli fazowej z adaptacyjną kontrolę przepustowości, JSSC VOL35.NO8, 2000. nadzieję, że pomoże. ENJOY! Jeff.yan

 

[VVV]

Jeśli możesz dostarczyć zegar dwa razy częstotliwość, a następnie prostą flip-flop by rade ładnie. W przeciwnym wypadku można rozważyć zastosowanie PLL, którego oscylator stanowi 50% cyklu roboczego. Alternatywnie, PLL może pracować dwa razy szybciej i wyjście może ponownie dzieli się przez dwa pomocą FF, 50% cyklu roboczego.

 

[sachinagg77]

Dziękujemy JFYAN za linki. Dzięki VVV za sugestie. Zapomniałem wspomnieć w mojej oryginalnej wiadomości, że częstotliwość zegara wymagane jest 110MHz. Jak nie masz PLL, które mogą zapewnić niską moc jitter na tej częstotliwości, używam krystalicznie generator do generowania zegara. Chociaż wyjście crytal generatora 50% cyklu, to rozkłada się na drodze do faktycznego konwerter [z powodu niedoskonałości pokładzie etc]. Wszelkie dalsze sugestie są mile widziane. Z Sachin Pozdrawiam