Co innego w FPGA i CPLD?

[echo47]

Jeśli wyjaśnienia "CPLD nie jest w porządku", być może będziemy mogli Ci pomóc 7.1 ISE problemu.

Strzeż się, że 7.1 ma wiele błędów.Ten gryzie CPLD użytkowników:
http://www.xilinx.com/xlnx/xil_ans_display.jsp?getPagePath=21168
Pobierz najnowszy dodatek Service Pack.

 

[FLEXcertifydll]

Przechodzenie do głębokich, u'll znaleźć nie ma dużych różnią się między nimi,
różnych leżą w ur wymogu.

 

[ZFDok]

Mój problem jest rozwiązanie, ale nie wiem dlaczego? używam ISE7.1 nie jest ok, używam ISE6.2 to bardzo dobre.

 

[rogertilman]

Można znaleźć wiele informacji na ten temat na stronach internetowych ALTERA i Xilinx.
Przy użyciu odpowiednich narzędzi można napisać VHDL, który działa w FPGA i / lub CPLD w zależności od urządzenia witch powiedzieć syntezator użyć.Podczas pisania VHDL dobrze jest znać swoje design urządzenia docelowego.

Przykład:
FPGA's może zawierać bloki pamięci podczas CLPD nic nie.Więc kiedy program pamięci w VHDL wil syntezator użyć bloku pamięci w FPGA.Ale kiedy przy użyciu tego samego kodu na CPLD syntezator spróbuje użyć zasuwy do pamięci.Te zamki wysokość jest ograniczona w porównaniu do wielkości bloków pamięci.Syntezatorów daje błąd na realizację CPLD.

To jest możliwe napisanie kodu VHDL dla FPGA i CPLD, ale trzeba znać swoje struktury.

Greetz RT

 

[ZFDok]

Dlaczego mój program napisać ti FPGA jest ok, ale napisz do CPLD nie jest ok?

 

[Yego]

CPLD różnią się od FPGA w zbyt wielu sposobów, aby je tutaj.
Spójrz Wyniki wyszukiwania dla następujący ciąg "różnicy CPLD FPGA"
i poznasz większość z tych różnic.Jednym z nich może być przyczyną.

Regards, Yego

 

[khongai]

próby odniesienia

ftopic61996.html