Cadence-Digital Design przepływu ASIC

[ksrinivasan]

Faceci
iam robi cyfrowej projektu; ASIC.Czy ktoś mógłby mi powiedzieć, jakie są narzędzia i potrzebne do pełnego przepływu z RTL do GDS II flow.Iam obecnie stara się współpracować z SOC encounter.Is to narzędzie tylko tyle, czy powinienem mieć kompilator projektowania i kilka tools.Looking naprzód ur wcześnie pomoc

Dzięki
Srinivasan

 

[ljxpjpjljx]

do symulacji należy użyć ncsim!

 

[nschiku]

Symulacja funkcjonalna -> IUS
Linting / inne kontrole -> HAL
Synteza -> RTL Compiler
Weryfikacji formalnej -> Conformal
Timing Analyis -> Czas Encounter System
DFT -> Spotkanie Test
Physical Design -> SOC Encounter
Kontrola fizyczna -> ASSURA

 

[ksrinivasan]

Enocunter Soc ma pełne RTL przepływu GDSII ...
tak pobierania soc spotkanie wystarcza .. mam rację i

 

[vlsichipdesigner]

cześć,

my 2 cents,

Na początku musisz znać pełnej ASIC przepływu projektu,

Nie wskazał dostępne narzędzia do wykonywania konkretnych zadań, jeśli potrzebujesz dokładności, można uzyskać listę narzędzi i arkusze danych, i jakie funkcje lub jaka część projektu ASIC będzie pokrycie można znaleźć na portalu EDA sprzedawca na przykład wizyty Synopsys / opiekuna kadencji / przeglądać je, istnieją setki sprzedawców EDA tysiące dostępnych narzędzi, na podstawie potrzeb, trudno jest genarlize.

myprayers,
projektowanie chipów made easy
http://www.vlsichipdesign.com