Bramkowania zegara banków rejestrów w projekcie

[vahid_roostaie]

Chcę bramy zegar banków rejestru mój projekt. jak wiadomo jest o nazwie opcji: sequential_cell w poleceniu set_clock_gating_style. nie chcę używać "zatrzask" jako sekwencyjne komórek, ale ponieważ niektóre z najlepszych wejścia poziomu wpływu projektu na tak wiele banków zarejestruj włączyć sygnały tak DC nie może wstawić logiki gatinf zegar dla nich i następującą odpowiedź: .? "kombinowane droga od portu wejściowego do FF jak mogę wstawić bramkowania zegara bez zatrzask jako sekwencyjnych komórka jest jakiś sposób, aby DC ignorować wpływu górę wejścia poziomu nad skonstruowaniem sygnału zezwolenia banków zarejestruj FYI? my top wejścia poziomu mają niskie przejście i po prostu wybiera tryb pracy układu.

 

[gliss]

Interesujące. Dlaczego nie można używać I bramy do sterowania sygnałem zegara do modułu lub zarejestrować?

 

[shrxixi]

Widziałem tak wiele wzorów z i lub ni jako komórki bramki. co jest dokładnie ostrzeżenie / błąd widzisz?

 

[sumit_techkgp]

Nie powinno być żadnego problemu!. Czy możesz lint ur projekt właściwie przed Sumit syntezy

 

[eternal_nan]

Można oczywiście użyć i bramy, a nie zintegrowany zegar bramkowania zatrzaski ale setup bramkowania zegar / czas trzymać z flopem, który uruchamia włączyć sygnał i bramy muszą być spełnione, a to musi być jawnie sprawdzane pod względem czasowym. Jeśli używasz zintegrowanego komórek bramkowania zegara, że zwłaszcza łuku czas jest spełnione przez projekt.

 

[quan228228]

[Quote = vahid_roostaie] Jak wstawić zegar bez bramkowania zatrzask jako sekwencyjnych komórkowego? [/Quote] Wstawianie bramkowania zegara bez zatrzasku, należy użyć polecenia jak poniżej: set_clock_gating_style-sequential_cell brak [quote = vahid_roostaie] czy jest jakiś sposób, aby DC ignorować wpływu górę wejścia poziomu nad skonstruowaniem sygnału zezwolenia banków zarejestrować? [/Quote] kompilator Power Nr ignorować włączyć sygnał generowany z wejść. quan228228