bezpłatny syntezatorów poziomie (SystemC)

[salma ali bakr]

Witam, Czy istnieje jakiś bezpłatny syntezator poziom konwersji SystemC do VHDL lub Verilog lub netlistę lub jakiegokolwiek opisu sprzętu! Z góry dzięki, Salma

 

[AdvaRes]

Witam Salma, Spróbuj tego: http://www-ti.informatik.uni-tuebingen.de/ ~ SystemC / download_content.html Advares!

 

[salma ali bakr]

Bardzo dziękuję, ale wykonuje przeciwieństwem tego, co chcę ... przekształca vhdl do SystemC!

 

[muhammad_ali]

zobacz CatapultC http://www.mentor.com/products/esl/high_level_synthesis/catapult_synthesis/

 

[mobile-it]

Myślę, że nie ma darmowego narzędzia syntezator poziomie dostępne, ponieważ jeżeli (społeczności FPGA) chcą budować narzędzia FPGA syntezy musimy wiedzieć specyfikacji bitfiles które są używane do "configure" FPGA jest z wnioskiem wystąpi w na przykład SystemC. Ten specyfikacje nie są dostępne u producentów FPGA ...

 

[muhammad_ali]

Hello ludzie, chcę wspomnieć, że od Catapult mentor syntezy tylko C / C + + do VHDL lub Verilog lub SystemC

 

[gliss]

Catapult nie jest wolny tak. Nie sądzę, nie ma czegoś takiego można dostać za darmo.

 

[salma ali bakr]

ale jeżeli jest on przeniesiony do rejestru i modelowane w poziomie, na przykład, generator system Xilinx ... wtedy konfiguracji układu FPGA jest bardzo blisko! generator system, można wygenerować netlistę HDL, a następnie podjąć projektu ISE i ściągnąć go na FPGA (wszystkie IO określonych w generator system) ...

 

[AdvaRes]

ale jeżeli jest on przeniesiony do rejestru i modelowane w poziomie, na przykład, generator system Xilinx ... wtedy konfiguracji układu FPGA jest bardzo blisko! generator system, można wygenerować netlistę HDL, a następnie podjąć projektu ISE i ściągnąć go na FPGA (wszystkie IO określonych w )...[/ generator system quote] Witam Salma, Witam wszystkich, myślę, że jest dobry pomysł, ale uważam, że wiele narzędzi pochodzących od różnych dostawców są używane i może się zdarzyć, niezgodności między nimi w niektórych przypadkach. Ten, jeśli nie uznają misalignement wprowadzone przez kompilator SystemC-VHDL między pierwotnym discription i VHDL wygenerowany. Proszę jeśli ktoś testował tę technikę poinformować nas o jej skuteczności.

 

[karikalan_t79]

nie jest darmowy konwerter w tym czasie

 

[C4Cheema]

ROCCC jego swobodnego opensource c -> hdl kalkulator spróbować