błąd w kodzie VHDL syntezy

M

maheyadav333

Guest
ERROR: XST: 825 - "F :/ hdnew / new test.vhd" linia 87: Poczekaj oświadczenia w postępowaniu nie jest akceptowane. Kiedyś czekać do (t_clk2 = '1 '), w moim kodzie VHDL. Czy jest jakiś inny wyraz zastąpić to oświadczenie?
 
Najważniejsze jest to, użyłeś oświadczenie czekać wewnątrz procedury. To jest ważne VHDL, ale tylko do symulacji. To nie jest dopuszczalna do syntezy (jako błąd powiedział). Również, poczekaj t_clk2 = '1 'nie jest synthesisable. potrzebujesz: poczekać t_clk2'event i t_clk2 = '1 '; lub poczekać rising_edge (t_clk2), lub jeszcze lepiej, umieścić 2_clk2 w liście czułości procesu i użycia: jeśli rising_edge (t_clk2) następnie ... proszę umieszczać kod, dzięki czemu możemy sprawdzać dalej.
 
rozpocząć Unit1: bilbo_system port map (T_CLK2, T_B1, T_B2, T_SI, SO, T_Z, T_Q1); clk_sig1: process (t_clk2) zacząć T_CLK2
 
Kod, który napisali wydaje się stanowisko pomiarowe. To nie jest synthesisable. Jest ona przeznaczona do testowania urządzenia w symulacji.
 
ERROR: XST: 825 - "F :/ hdnew / new test.vhd" linia 88: Poczekaj oświadczenie w postępowaniu nie jest akceptowane. -> [COLOR = "Silver"] [SIZE = 1] ---------- Post dodany o 20:54 ---------- Poprzedni post był o 20:53 - -------- [/SIZE] [/COLOR] ławka badanie nie jest niezbędne do syntezy? /?
 
teraz im próbuje syntetyzować kod UART niż ich wiele ostrzeżeń ... czy jest jakiś efekt to w dalszych processs ...? OSTRZEŻENIE: XST: 1293 - FF / Latch ma stałą wartość 0 w bloku. Ten FF / Latch będzie przycięta w trakcie procesu optymalizacji.
 
Oznacza to, że zatrzask (cnt_0) nie zawsze zmienić (zatrzymany na 0), i tak jest zbędne. To jest usuwany przez synthesisor.
 
faktycznie im nowy w tej dziedzinie, więc nie mógł zrozumieć, że w jaki sposób można usunąć to ...?
 
trzeba by określić rejestry pytanie i zrozumieć dlaczego tkwią w 0. [COLOR = "Silver"] [SIZE = 1] ---------- Post dodany o 17:44 --- ------- Poprzedni post był o 17:42 ---------- [/SIZE] [/COLOR] Nie zawsze jest to problem. Czasami kod deliberatly zmuszony do 0, aby wymusić usunięcie nadmiarowych logiki. Ale często jest odnosi się do problemów w innych krajach. Zapominając podłączyć zegar, trzymając resetowanie aktywne lub nieaktywne gospodarstwa enable są najczęstszymi przyczynami poważnych usuwania logicznego.
 
jeśli im ignorować te ostrzeżenia, a następnie pójść dalej niż uważam, że ich nie ma błędu, ale proces "Generate Programming File" nie .. jest jakieś specjalne powody.
 
mój projekt jest uart projektowania wzorkiem bist testu .... w jaki sposób można uzyskać plik UCF dla niego .... im przesłania kodu do systemu bist
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top