N
negreponte
Guest
Czy może Pan o mnie pls?
dziękuję
dziękuję
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
A
arunragavan
Guest
Jest jeszcze jedna wspaniała książka
Asynchroniczne design by Chris J. Myres opublikowane moje John Willy and Sons.
Mam całą książkę ..I przesłać książki, jeśli u ich potrzebują ..jej około 40 MB ze wszystkimi szczegółami.
w zakresie,
Asynchroniczne design by Chris J. Myres opublikowane moje John Willy and Sons.
Mam całą książkę ..I przesłać książki, jeśli u ich potrzebują ..jej około 40 MB ze wszystkimi szczegółami.
w zakresie,
S
sarath51
Guest
http://www.windsoul.cn/
Na tej stronie również.To sporo ciekawych książek na temat projektowania
Na tej stronie również.To sporo ciekawych książek na temat projektowania
X
xiongdh
Guest
URL nie można łączyć.
Żądany adres URL nie może zostać pobrana
Żądany adres URL nie może zostać pobrana
N
negreponte
Guest
arunragavan,
możesz przesłać, tej książki pls?
dziękuję
możesz przesłać, tej książki pls?
dziękuję
V
vibhute_r_p
Guest
Hej otrzymasz kilka dobrych informacji w książce follwoing --
Istnieje cały zestaw aviliable dla async projektowania.serach dla Balsa
http://www.cs.man.ac.uk/apt/projects/tools/balsa/
na książki --
http://www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
Istnieje cały zestaw aviliable dla async projektowania.serach dla Balsa
http://www.cs.man.ac.uk/apt/projects/tools/balsa/
na książki --
http://www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
G
gaonkc
Guest
widać <<Asynchronous obwód design>>
A
arunragavan
Guest
Więcej o książce
Asynchronous Circuit Design.Chris J. Myers
Copyright 2001 by John Wiley & Sons,
IncISBN: 0-471-41543-X (Hardback); 0-471-22414-6 (elektroniczny)
Asynchroniczne Ciruit Design
A Wilcplnterscience Publikacja
John Wiley 8Z SONS,
INCNew York / Chichester / Weinheim / Brisbane / Singapur / TorontoZawartość KsięgiPrzedmowa
Podziękowania
I Wstęp 1
I. 1 Problem Specyfikacja 1
1.2 Komunikacja 2 kanały
1.3 Komunikat protokołów 4
1. J 8 przedstawień graficznych
1.5 Opóźnienie Insensitive Circuits-10
1,6 Hujjfman Circuits 13
I. 7 Muller Circuits 16
1,8 Tymczasowy Circuits 17
1.9 Weryfikacja 20
1.10 Wnioski 20
Niech 1,11 s Zacznij 21
1.12 Źródła 21
Problemy
2 kanałów komunikacji 23
2.1 Podstawowe Struktura 24
2,2 strukturalnych Modeling w VHDL 27
2.3 Struktury kontrolne 31
2.3.1 Wybór 31
2.3.2 Powtórzenie 32
2,4 Deadlock 34
2,5 Probe 35
2.6 Równoległe Komisji 35
2.7 Przykład: MiniMIPS 36
2.7.1 Specyfikacja VHDL 38
2.7.2 op timixed MiniMIPS 48
2.8 Źródła 52
Problemy
3 protokoły komunikacji 57
3.1 Struktura 57
3,2 aktywnych i pasywnych portów 61
3,3 Handshaking Rozbudowa 61
3,4 Reshufling 65
3,5 państwa Zmienna Dodanie 66
3.6 Dane Encoding 67
3.7 Przykład: Dwie Wine Sklepy 71
3.8 Składnia Ukierunkowany Translation-73
3.9 Źródła 80
Problemy
4 przedstawień graficznych
Wykres 4.1 Podstawy
4.2 Asynchroniczne skończonych państwa Machines
42,1 skończonych państwa Maszyny i Tabele Flow
42,2 Burst Mode państwa-Maszyny
4.2.3 Rozszerzony Burst Mode państwa-Maszyny
4.3 Petri Nets
43.1 Zwyczajne Petri Nets
4.3.2 Przejście sygnału Wykresy
Tymczasowy zdarzenia / Poziom Struktury
4.5 Źródła
Problemy
5 Hunman Circuits
5.1 Rozwiązywanie problemów Obejmujący
5.1.1 Zmniejszenie Matrix Techniki
5.1.2 ograniczające
5.1.3 Wypowiedzenie
5.1. D odgałęzianie
5.2 Minimalizacja państwa
5.2.1 Znajdowanie Compatible Pairs
5.2.2 Znajdowanie Maksymalne compatibles
5.2.3 Znajdowanie premiera compatibles
5.2.4 Konfigurowanie Obejmujący Problem
5.2.5 Kształtujące obniżonej Flow Tabela
5.3 Zadanie państwa
5.3.1 partycji Teoria i państwa Zadanie
5.3.2 Matrix metoda redukcji
5.3.3 Znajdowanie Maksymalne Intersectibles
5.34 Konfigurowanie Obejmujący Problem
5.3.5 Fed-Wyjścia Powrót państwa Zmienne
5.4 Zagrożenie bez Dwupoziomowy Logic Synthesis
54,1 Dwupoziomowy Logic Minimalizacja
5.4.2 premiera Implicant Generation
54,3 premiera Implicant Selection
5,4 4 kombinowanych Zagrożenia
5.5 Rozszerzenia dla operacji MIC
5.5.1 Przejście Kostka
5.5.2 Funkcja Zagrożenia
5.5.3 Zagrożenia kombinowanych
5.54-Burst Mode Transitions
5.5.5 Rozszerzony Burst Mode-Transitions
5.5.6 państwa Minimalizacja
5.5.7 Zadanie państwa
5.5.8 Zagrożenie bez Dwupoziomowy Logic Synthesis
5,6 Multilevel Logic Synthesis
5.7 Technologia Mapping
5,8 Generalized C-Element Wykonanie
Sequential 5.9 Zagrożenia
5.10 Źródła
Problemy
Muller Circuits 207
6.1 Oficjalne Definicja Proste Niepodległości 208
61,1 podklasy prędkość Niezależne Circuits 210
6.1.2 Niektóre Przydatne Definicje 212
6.2 Zakończenie państwa Coding 216
6.2.1 Przejście Punkty i wstawianie Punkty 217
Wykres 6.2.2 państwa Coloring 219
6.2.3 punkt wstawiania Koszt Function 220
6.2.4 Dodanie państwa sygnału 222
6.2.5 Algorytm rozwiązywania CSC łamanie 223
6.3 Zagrożenie bez Logic Synthesis 223
6.3.1 Wdrożenie Atomowej Gate 225
6.3.2 Generalized C Element Wdrożenie 226
6.3.3 Wdrożenie standardu C-230
6.3.4 Jednolity-Cube Algorytm 238
6.4.Zagrożenie bez Dekompozycja 243
6.4.1 Dodanie Punkty Revisited 245
6.4.2 Algorytm dla Zagrożenie bez Dekompozycja 246
6.5 Ograniczenia prędkości Niezależne Design 248
6.6 Źródła 249
Problemy 251
7 Tymczasowy Circuits 259
7,1 Modeling Timing 260
7.2 Regionów 262
7.3 Discrete czasie 265
7.4 Strefy 267
7,5 POSET Timing 280
7,6 Tymczasowy Circuits 289
7.7 Źródła 292
Problemy 293
8 Weryfikacja 295
8.1 Protokół Weryfikacja 296
8.1.1 Linear-Time Temporal Logic 296
8.1.2 Czas ilościowo Wymagania 300
8,2 Circuit Weryfikacja 303
8.2.1 Struktury Trace 303
8.2.2 Skład 305
8.2.3 Canonical Trace Strukturami 308
8.2.4 Lustra i weryfikacji 310
8.2.5 Silne Conformance 312
8.2.6 Teoria Tymczasowy Trace 314
8.3 Źródła 315
Problemy 316
Wnioski 9
9.1 Krótka historia Asynchronous Circuit Design
9.2 W Asynchroniczne Instr-Length Dekoder
9,3 Performance Analysis
Testowanie Asynchroniczne Circuits
Problem synchronizacji
9.5.1 Prawdopodobieństwo Synchronixation Nieprzestrzeganie
9.5.2 Zmniejszenie prawdopodobieństwa porażki
9.5.3 Eliminowanie prawdopodobieństwo niewykonania
95,4 Arbitraż
9.6 Przyszłość Asynchronous Circuit Design
9.7 Źródła
Problemy
Dodatek A VHDL Packages
A. 1 nondeterminism.vhd
A.2 channel.vhd
A.3 handshake.vhd
Dodatek B Zestawy i Stosunków 359
Bi podstawowego Teoria 360
B.2 relations 362
Referencje 365
Przepraszamy, ale musisz logowania w celu wyświetlenia tego zajęcia
Asynchronous Circuit Design.Chris J. Myers
Copyright 2001 by John Wiley & Sons,
IncISBN: 0-471-41543-X (Hardback); 0-471-22414-6 (elektroniczny)
Asynchroniczne Ciruit Design
A Wilcplnterscience Publikacja
John Wiley 8Z SONS,
INCNew York / Chichester / Weinheim / Brisbane / Singapur / TorontoZawartość KsięgiPrzedmowa
Podziękowania
I Wstęp 1
I. 1 Problem Specyfikacja 1
1.2 Komunikacja 2 kanały
1.3 Komunikat protokołów 4
1. J 8 przedstawień graficznych
1.5 Opóźnienie Insensitive Circuits-10
1,6 Hujjfman Circuits 13
I. 7 Muller Circuits 16
1,8 Tymczasowy Circuits 17
1.9 Weryfikacja 20
1.10 Wnioski 20
Niech 1,11 s Zacznij 21
1.12 Źródła 21
Problemy
2 kanałów komunikacji 23
2.1 Podstawowe Struktura 24
2,2 strukturalnych Modeling w VHDL 27
2.3 Struktury kontrolne 31
2.3.1 Wybór 31
2.3.2 Powtórzenie 32
2,4 Deadlock 34
2,5 Probe 35
2.6 Równoległe Komisji 35
2.7 Przykład: MiniMIPS 36
2.7.1 Specyfikacja VHDL 38
2.7.2 op timixed MiniMIPS 48
2.8 Źródła 52
Problemy
3 protokoły komunikacji 57
3.1 Struktura 57
3,2 aktywnych i pasywnych portów 61
3,3 Handshaking Rozbudowa 61
3,4 Reshufling 65
3,5 państwa Zmienna Dodanie 66
3.6 Dane Encoding 67
3.7 Przykład: Dwie Wine Sklepy 71
3.8 Składnia Ukierunkowany Translation-73
3.9 Źródła 80
Problemy
4 przedstawień graficznych
Wykres 4.1 Podstawy
4.2 Asynchroniczne skończonych państwa Machines
42,1 skończonych państwa Maszyny i Tabele Flow
42,2 Burst Mode państwa-Maszyny
4.2.3 Rozszerzony Burst Mode państwa-Maszyny
4.3 Petri Nets
43.1 Zwyczajne Petri Nets
4.3.2 Przejście sygnału Wykresy
Tymczasowy zdarzenia / Poziom Struktury
4.5 Źródła
Problemy
5 Hunman Circuits
5.1 Rozwiązywanie problemów Obejmujący
5.1.1 Zmniejszenie Matrix Techniki
5.1.2 ograniczające
5.1.3 Wypowiedzenie
5.1. D odgałęzianie
5.2 Minimalizacja państwa
5.2.1 Znajdowanie Compatible Pairs
5.2.2 Znajdowanie Maksymalne compatibles
5.2.3 Znajdowanie premiera compatibles
5.2.4 Konfigurowanie Obejmujący Problem
5.2.5 Kształtujące obniżonej Flow Tabela
5.3 Zadanie państwa
5.3.1 partycji Teoria i państwa Zadanie
5.3.2 Matrix metoda redukcji
5.3.3 Znajdowanie Maksymalne Intersectibles
5.34 Konfigurowanie Obejmujący Problem
5.3.5 Fed-Wyjścia Powrót państwa Zmienne
5.4 Zagrożenie bez Dwupoziomowy Logic Synthesis
54,1 Dwupoziomowy Logic Minimalizacja
5.4.2 premiera Implicant Generation
54,3 premiera Implicant Selection
5,4 4 kombinowanych Zagrożenia
5.5 Rozszerzenia dla operacji MIC
5.5.1 Przejście Kostka
5.5.2 Funkcja Zagrożenia
5.5.3 Zagrożenia kombinowanych
5.54-Burst Mode Transitions
5.5.5 Rozszerzony Burst Mode-Transitions
5.5.6 państwa Minimalizacja
5.5.7 Zadanie państwa
5.5.8 Zagrożenie bez Dwupoziomowy Logic Synthesis
5,6 Multilevel Logic Synthesis
5.7 Technologia Mapping
5,8 Generalized C-Element Wykonanie
Sequential 5.9 Zagrożenia
5.10 Źródła
Problemy
Muller Circuits 207
6.1 Oficjalne Definicja Proste Niepodległości 208
61,1 podklasy prędkość Niezależne Circuits 210
6.1.2 Niektóre Przydatne Definicje 212
6.2 Zakończenie państwa Coding 216
6.2.1 Przejście Punkty i wstawianie Punkty 217
Wykres 6.2.2 państwa Coloring 219
6.2.3 punkt wstawiania Koszt Function 220
6.2.4 Dodanie państwa sygnału 222
6.2.5 Algorytm rozwiązywania CSC łamanie 223
6.3 Zagrożenie bez Logic Synthesis 223
6.3.1 Wdrożenie Atomowej Gate 225
6.3.2 Generalized C Element Wdrożenie 226
6.3.3 Wdrożenie standardu C-230
6.3.4 Jednolity-Cube Algorytm 238
6.4.Zagrożenie bez Dekompozycja 243
6.4.1 Dodanie Punkty Revisited 245
6.4.2 Algorytm dla Zagrożenie bez Dekompozycja 246
6.5 Ograniczenia prędkości Niezależne Design 248
6.6 Źródła 249
Problemy 251
7 Tymczasowy Circuits 259
7,1 Modeling Timing 260
7.2 Regionów 262
7.3 Discrete czasie 265
7.4 Strefy 267
7,5 POSET Timing 280
7,6 Tymczasowy Circuits 289
7.7 Źródła 292
Problemy 293
8 Weryfikacja 295
8.1 Protokół Weryfikacja 296
8.1.1 Linear-Time Temporal Logic 296
8.1.2 Czas ilościowo Wymagania 300
8,2 Circuit Weryfikacja 303
8.2.1 Struktury Trace 303
8.2.2 Skład 305
8.2.3 Canonical Trace Strukturami 308
8.2.4 Lustra i weryfikacji 310
8.2.5 Silne Conformance 312
8.2.6 Teoria Tymczasowy Trace 314
8.3 Źródła 315
Problemy 316
Wnioski 9
9.1 Krótka historia Asynchronous Circuit Design
9.2 W Asynchroniczne Instr-Length Dekoder
9,3 Performance Analysis
Testowanie Asynchroniczne Circuits
Problem synchronizacji
9.5.1 Prawdopodobieństwo Synchronixation Nieprzestrzeganie
9.5.2 Zmniejszenie prawdopodobieństwa porażki
9.5.3 Eliminowanie prawdopodobieństwo niewykonania
95,4 Arbitraż
9.6 Przyszłość Asynchronous Circuit Design
9.7 Źródła
Problemy
Dodatek A VHDL Packages
A. 1 nondeterminism.vhd
A.2 channel.vhd
A.3 handshake.vhd
Dodatek B Zestawy i Stosunków 359
Bi podstawowego Teoria 360
B.2 relations 362
Referencje 365
Przepraszamy, ale musisz logowania w celu wyświetlenia tego zajęcia
A
AlexWan
Guest
Hi all,
PDF z linków nie można otworzyć.Czy każdy może przesłać go ponownie?
h ** p: / / www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
PDF z linków nie można otworzyć.Czy każdy może przesłać go ponownie?
h ** p: / / www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
A
arunragavan
Guest
Reszta Pliki
Przepraszamy, ale musisz logowania w celu wyświetlenia tego zajęcia
Przepraszamy, ale musisz logowania w celu wyświetlenia tego zajęcia
H
howz
Guest
jest to dobra książka ... pomóc mi ..
Dziękuję za tak rzeczowe i hellpful
Dziękuję za tak rzeczowe i hellpful
T
Thomson
Guest
AlexWan napisał:
Hi all,PDF z linków nie można otworzyć.
Czy każdy może przesłać go ponownie?h ** p: / / www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
Hi all,PDF z linków nie można otworzyć.
Czy każdy może przesłać go ponownie?h ** p: / / www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
T
Thomson
Guest
Cześć,
chociaż
jestem obecnie czytania książki wklejone przeze mnie z powodu jednej okazjonalnych przy okazji chciałem podsumować temat o asynchroniczne przesyłanie sygnałów między różnymi zegar domeny i naprawdę nie ma takiego zamiaru studiować tej dziedzinie ogromne.
Zasadniczo I've nie napotkał tyle logiki realizowane przez asynchroniczną sposobów, które mylić mi czy i bada je płacąc dużo czasu.
Ponadto, nie
jestem znany z takich układów w tym ich wydajności, możliwości wykonawczych oraz badania i metody weryfikacji.Więc naprawdę doceniam waszą radą i wiedzą wspólnych ze mną, jeśli takie układy zaprojektowane i naprawdę uważam, że jest to tendencja na dłuższą metę z ASIC design.
Thansk,
Thomson
chociaż
jestem obecnie czytania książki wklejone przeze mnie z powodu jednej okazjonalnych przy okazji chciałem podsumować temat o asynchroniczne przesyłanie sygnałów między różnymi zegar domeny i naprawdę nie ma takiego zamiaru studiować tej dziedzinie ogromne.
Zasadniczo I've nie napotkał tyle logiki realizowane przez asynchroniczną sposobów, które mylić mi czy i bada je płacąc dużo czasu.
Ponadto, nie
jestem znany z takich układów w tym ich wydajności, możliwości wykonawczych oraz badania i metody weryfikacji.Więc naprawdę doceniam waszą radą i wiedzą wspólnych ze mną, jeśli takie układy zaprojektowane i naprawdę uważam, że jest to tendencja na dłuższą metę z ASIC design.
Thansk,
Thomson