ASIC Kodeksu FPGA kod konwersji

[tut]

Hi All,

Jakie są optymalizacji, można zrobić podczas konwertowania kod napisany dla ASIC w FPGA jeden?
Oprócz instancji FPGA szczególnych makra są inne rzeczy potrzebne do bycia pod opieką?

tut. ..

 

[srilu]

Pamiętam, że istnieją dobre noty aplikacyjne na ASIC do nawrócenia FPGA kodowania linie pomocnicze w www.xilinx.com
Masz do wyboru tej stronie mogą być przydatne.

-Srilu

 

[eeeraghu]

to ogranicza czas potrzebny do zmiany idąc z ASIC do FPGA

 

[tut]

eeeraghu napisał:

to ogranicza czas potrzebny do zmiany idąc z ASIC do FPGA

 

[tut]

Mój projekt jest mały IP, dla których mam do uzyskania maksymalnej wydajności harmonogramu (Global Zegar ograniczenia) w XILINX FPGA.
Próbowałem podniesienie poziomu wysiłku Synteza i PAR narzędzi ..ale nie mógł osiągnąć wydajność ..
Jest modyfikacja kodu jest jedyną opcją w lewo?tut. ..PS: MPPR wygląda na dobry wybór ..

<img src="http://www.edaboard.com/images/smiles/icon_idea.gif" alt="Idea" border="0" />

dając mu strzał .. będzie publikować wyników ..

 

[Sparc]

Spróbuj atrybuty RLOC na Xilinx FPGA.

 

[Sparc]

Właśnie weszła w posiadanie tego pdf z repozytorium.To jest dla prototypowania układów ASIC z FPGA.Hope 2 pomocy.
Przepraszamy, ale musisz się zalogować, aby wyświetlić ten załącznik

 

[Bismillah]

Cześć,
Ur projekt ma być przypisane do FPGA, stąd u może być konieczna modyfikacja RTL Kodeksu.

 

[buzkiller]

Wystarczy użyć Synplicity Certyfikuj z pierwotnego kodu ASIC (z wyjątkiem pamięci i inne IP, które powinny być przerobione w Coregen)

 

[chaitu2k]

próby identfy wszystkie multicycle i fałszywe ścieżki ur projektu .... relaks ograniczenia dla tych ..... jeśli to możliwe także spróbować użyć Xplorer skrypt perla z Xilinx ....

 

[FLEXcertifydll]

U powinien pamiętać swój szybkiego prototypu cel, to dla weryfikacji kodu źródłowego, emulater moduł testu funkcjonalnego systemu oszacowane.
Jeśli tylko cel pierwszy, U nie powinien zmieniać kod źródłowy.Ale wystarczy zastąpić ASIC specjalnych IP, takich jak PLL lub części analogowej.Innym, należy uaktywnić pamięć EDN netlist wersji FPGA.Ale logika kontroli pamięci, jak to samo.
Jedną z ważniejszych rzeczy, FPGA nie można uruchomić prędkości ASIC.Czasem U należy stosować niskie taktowania.
Kolejny, U powinny się troszczyć jak wiele domeny zegar w projekcie, a także ograniczenie ich uważnie, jeśli chcesz, doskonała konstrukcja.
Ograniczenia urządzeń Xilinx: za mało BufGDodano po 21 minutroszę ref ftopic128592.html