Altera MAXII z zegarem 300MHz?

[JohnG300c]

Hello. Ja za pomocą jakiegoś MAXII szybkiego próbkowania sygnałów asynchronicznych (RS232 itp.) i za pomocą ja w wysokiej częstotliwości zegara, jak to możliwe, aby móc uchwycić i tyle kanałów w wysokiej rozdzielczości, jak to możliwe. MAXII jest spec'd do 300MHz, ale w jaki sposób stworzyć taki sygnał zegara? Wszystkie obwody PLL Clock znalazłem wzrosnąć do około 200 MHz z LVTTL wyjść. Chciałbym jeździć PLL wejście generatora zegara z sygnału zegara 48 MHz mam dostępne od mojego UC (Cypress FX2LP). Jeżeli mnożenie przez 6 i uzyskać 288 MHz, który prawdopodobnie będzie w porządku. Nie chciałbym zmienić urządzenie do FPGA z wbudowanym PLL bo mam kilka płyt MAXII rozwoju już. Dziękujemy, / John.

 

[Iouri]

nie ma PLL na urządzeniach MAX. Również, jeśli chcesz umieścić FPGA będzie łatwo w przyszłości dinamically reconfigurate urządzenie oprócz Smalle FPGA Cyclone II jest tańszy następnie MAX II CPLD dobry brak

 

[JohnG300c]

Dzięki. Rozważę FPGA Cyclone. Zestaw startowy jest tylko 150 dolarów, więc może warto to sprawdzić.

 

[Iouri]

sprawia, że ​​łatwo żyć, gdy trzeba zmienić kod FPGA gdy płyta została wysyła do klienta, wystarczy wysłać mu plik i zjeść posiłek, w przeciwnym razie ktoś musiał zrobić wycieczkę

 

[JohnG300c]

Miałem zaplanowane na bit-bang JTAG się zaprogramować MAXII z mojego uC ale od Cyclone można seryjnie zaprogramowana jest o wiele prostsze. I teraz planuje dynamicznie pobrać kod FPGA poprzez FX2 każdym razem urządzenie jest podłączone do USB. Oznacza to, że zarówno FPGA i kod tam oprogramowanie będzie aktualizacji każdym użyciem urządzenia. Całkiem miłe. I teraz nakazał Cyclone II Enwicklungskits Altera. Dziękujemy, / John.

 

[Iouri]

dlaczego trzeba 288MHZ dla? Mam Cyclone uczucia mogą iść do 165MHz

 

[KHOUBEIB]

hi , cycloneII może osiągnąć 300 MHz, jeśli jego konstrukcja jest dobrze napisana i jeśli on nie ma miękkiej udział w jego projektowaniu jak (NIOSII, ..)

 

[FvM]

Nie jest wskazane, aby mieć szybki zegar dla całego projektu. Należy tylko stosowanymi dla prób, przetwarzania danych, korzystnie w niższej prędkości. Z Cylone II lub III, można również wykorzystać wejście DDR rejestruje do próbki danych na obu krawędziach zegara. Technika ta jest stosowana w Cyclone FPGA rodziny również szybko I / O standardami LVDS, do 800 MHz próbkowania (400 MHz zegara) można osiągnąć Cyclone II.