ADPLL Design w VHDL niewielkie zmiany w M, K, N otwiera pętli

A

akurka

Guest
Cześć
Możesz mi pomóc?
Mam zaprojektowane PLL w VHDL (pomiarowym i testowany egzemplarz w Attachement).
To Run With M = 16, K = 8, N = 8, ale tylko niewielkie zmiany
z U1 i wyjść z blokady.Jaki jest tego powód?
Staram wszystkie możliwe kombinacje M, K, N, ale bez powodzenia?
Z góry dziękujemy.Anton

 

Welcome to EDABoard.com

Sponsor

Back
Top