adder

[bassem11]

Muszę Desing jeden adders 64-bitowych w VHDL
co jest najlepszym sposobem ti Desing i które adder myślisz muszę Desing według powierzchni i czasu

 

[devrimaksin]

Jeśli używasz VHDL, dont you have alot wyboru
po wszystko, co będziesz pisać jest
out = in1 in2

Teraz różnica jest do odegrania, kiedy syntetyzują je, a wynik zależy od
1.Synteza bibliotek, które zostały
2.Synthesizer, że masz
3.Ograniczenie do Ciebie stanowić dla syntezatora do pracy

Jeśli próbujesz projektowania IEEE 64-bitowa adder (podobnie jak w ALU) jeden rodzaj STUF, należy zrobić pełny niestandardowe

 

[bassem11]

Muszę Desing 128 bitów i dla mnie jest to pierwszy raz i korzystać z tej languge
i muszę go zgodnie Desing XLinx Virtex2 xc2v500

 

[craftfox]

Twój może zaprojektować go w bramie poziomie.tzn. wykorzystania "lub" logiki \ "xor" logiki \ "i" logiki.I ukończył jeden 64-bitów adder podpisana w ubiegłym miesiącu, korzystając z verilog.Myślę, że to łatwe do przeniesienia go do kodu VHDL, jeśli chcesz.
ps nie możesz znaleźć istniejącego w internecie.tak uważnie przeczytać artykuł i zależą od siebie.

 

[Big Boy]

Wystarczy upewnić się, z następujących substility ...

- Jeśli dodać dwie liczby 64 bitów, otrzymujesz 65 bitów wyniku (lub 64-bitów wyniku przeprowadzenia plus wyjście bitowe).

- Możesz mieć adder że uwzględnienia przeprowadzenia bitowe wejście na zbyt.Ta sama zasada stosuje się jak wyżej i bez wkładu przeprowadzenia bitów.

- Należy wziąć pod uwagę, jeśli dodać podpisane lub unsigned numerów.