5 pkt za pomoc (problem ModelSim)

[mamsamae]

blockram pracy i w FPGA design z ise8.2 i wykorzystanie w nim, gdy staram się zasymulować w ModelSim następujący komunikat o błędzie

# ** Error: L: / Master / simulation_lib / XilinxCoreLib_ver / XilinxCoreLib_ver_source.v (24639): $ odzysku (CLKB posedge: 3080 ns posedge CLKA & & & collision_posa_posb: 3080 ns, 1 ns);
# Time: 3.080 ns Iteracja: 4 Instancji: / test_module/mac_recsiver/cpu/ram_no_1/inst

 

[echo47]

Nie jestem pewien, ale bada się w czasie symulacji = 3080 ns aby sprawdzić, czy oba porty RAM blok pisania jednocześnie do tego samego adresu w pamięci.To byłoby "kolizji" z nieprzewidywalne skutki w zakresie sprzętu, więc Xilinx HDL model może być ostrzeżenia.

 

[rberek]

Będziesz także dostać an błąd podobny do tego nawet gdy oba porty dwóch RAM portu są ustawione na ten sam adres i piszesz do tylko jednego z nich.

Wyjście drugiego portu zostanie zmieniony na danych, które zostały napisane na pierwszym porcie w zegar lub dwa pisać.Musisz zapewnić, poprzez projektowanie, że jeśli czytasz danych wyjściowych w ciągu kilku zegary pisać na innym porcie, że dostaniesz dane.

Aby korzystać z przypadku, jak np. w czasie 3080, piszesz do jednego portu (np. portu) w pamięci.Adres innego portu (port B) jest prawdopodobnie taki sam jak adres portu A. Tak, jeśli próbka B port w tej chwili, możesz dostać starą wartość.Zegara lub dwa później, jeśli port próbki B, dostaniesz nową wartość.Ponieważ nie pozwalają na dalsze porty, symulator nie wie, kiedy jesteś pobierania danych na porcie B, więc wysyła błąd ogólny, aby można go szukać i sprawdzić sytuację dla siebie.

Jego pracę koordynować czyta i pisze między dwoma portami, dzięki czemu zawsze są coraz dane.