F
filmaker83
Guest
Teraz jestem rozwijających com-1000 pokładzie, i chcą realizować FIR FILTER ad hoc.Używam MATLAB do tworzenia pliku. Coe i podstawowych Xilinx kompilator filtr ip generator v3.2 wykonania filtra.Mam napisać kod VHDL do komunikowania się z gniazda J1, J2 etc, actmel mikrokontroler i innych componensts na pokładzie, teraz jestem dodanie filter.xco utworzone z generatora podstawowego.
Mój problem jest o I / O w bloku filtr generowany z podstawowych generator IP.I to tej samej długości nieco wprowadzania, w produkcji, dla połączeń I / O.
Na wejściu mam DATA_IN [9 0] i zamiast DATA_OUT [30 0].
Chciałbym [9 0] do wyjścia!
FILTER jest FIR 21 kranów z MAC, istnieje rozwiązanie dla obciąć nieco?
Mój problem jest o I / O w bloku filtr generowany z podstawowych generator IP.I to tej samej długości nieco wprowadzania, w produkcji, dla połączeń I / O.
Na wejściu mam DATA_IN [9 0] i zamiast DATA_OUT [30 0].
Chciałbym [9 0] do wyjścia!
FILTER jest FIR 21 kranów z MAC, istnieje rozwiązanie dla obciąć nieco?