4 wejścia sumatora w VHDL sumator

[killersbeez]

witam, mam pytanie gorąca żmija programu z 4 wejściami w VHDL! Zrobiłem ten kod VHDL jest to prawidłowe? Library IEEE; Użyj ieee.std_logic_1164.all; dodatek podmiot ogólnych (obojętne: czas: = 0 ns); PORT (A, B, C, D: W std_logic; suma: OUT std_logic); PODMIOT END; ARCHITEKTURA funkcjonalne sumatora IS BEGIN PROCES (A, B, C, D) BEGIN if (= '0 'i B = '0' i C = '0 'i D = '0'), to suma

 

[Fl1pFl0p]

Zakładam, że jesteś początkującym, może dla klasy, w tym przypadku Carry Adder Ripple jest tym, można byłoby usług językowych dla. [Url = http://www.altera.com/support/examples/vhdl/v_f_add8.html] VHDL: Ripple-Carry Adder [/url] i to wyjaśnia sumatora prowadzenia tętnień [url = http://www.search .com / reference / Adder_ (elektronika] Wniosek o Adder (elektronika) - Search.com [/url]), które powinny pomóc.

 

[killersbeez]

mówi, że to dla mnie i nie mogę znaleźć tego, co złe nie: (digi.vhdl: w adder (funkcjonalnych): digi.vhdl: 64: błąd składni, nieoczekiwany t_PROCESS, oczekując t_IF w PROCES v2cc: digi.vhdl: 1 błędy

<span style="color: grey;"><span style="font-size: 10px">---------- postu dodana 00:45 ---------- Poprzedni post był na 00:27 -------- - </span></span>
znaleźć problem wszystko działa, ale jest to 4 wejścia sumatora lub coś innego?

 

[Fl1pFl0p]

Ten wiersz zawiera liczbę wejść: W std_logic_vector ( 7 downto 0 ) jest to 8bit żmija. Adder tętnienia mogą być łączone kaskadowo do jak największej liczby bitów, jak chcesz. Jeśli przeczyta ten link powyżej odniesienia, a na pętli powoduje zamieszanie, spróbuj czytania tego przykład. [Url = http://vhdlguru.blogspot.com/2010/03/4-bit-ripple-carry-adder-using-basic.html] VHDL kodowania porady i wskazówki: 4 bit Ripple Carry Adder przy użyciu podstawowych bramek logicznych [/url] Jest to poziom bramy 4bit żmija i hamowni do symulacji jego zachowania. COLOR [= "Silver"] [SIZE = 1 ]---------- post dodane na 18:31 ----- ----- Poprzedni post był o 18:15 ----------[/SIZE] [/color] O wooo ... nie widział kodu na górze. Skąd to się wzięło?

 

[sanju_]

Witam w programie ich nie nosić i zamiast "if" można użyć "case" byłoby lepiej .. jeśli chcesz użyć "if" lepiej użyć "elsif ".... może być coraz błąd w kodzie, ponieważ używasz wielu "czy" i jeden "end if" http://www.edaboard.com/thread190952.html

 

[vipinlal]

Jedna z propozycji, VHDL oferuje elsif. Więc zamiast innego, jeśli za każdym razem można używać elsif. Kod będzie bardziej przejrzysty wygląd i łatwy do debugowania. Korzystałeś z wielu "if" w powyższym kodzie, ale nie robi wystarczająco dużo "end if" na pokrycie wszystkich.