32 bit podziału w Verilog

[sameem_shabbir]

Witam wszystkich AOA muszę podzielić dwa 32-nos w Verilog dla mojego projektu, który jest na spartan3 zestaw startowy. Innym problemem jest to, że odpowiedź podziału jest zawsze b / w 0 i 1 . to znaczy jest zawsze w frakcji (z wyjątkiem 1) Jak mam to zrobić. Potrzebuję kod do tego. [/i]

 

[echo47]

Spróbuj "Generator Divider" lub "potokowym Divider", które są dołączone do generatora CORE, który jest dołączony do ISE. Nie jestem pewien, czy generują one czytelne HDL, ale to będzie można moduł, który można upuścić do projektu FPGA.

 

[sameem_shabbir]

Nie byłem w stanie znaleźć generator rdzeń lub pipline dzielnik plz będzie u wyjaśnić skąd powinienem dostać [size = 2] [color = # 999999] Dodano po 1 godzina 9 minut: [/color] [/size] sory i znalazłem generator rdzenia i piplined dzielnik ale plik Verilog które generator rdzeń generowane zawiera instancji modułu (sdivider_v3_0), z których powinny uzyskać tego kodu

 

[echo47]

Proszę o wyjaśnienie - nie musisz cały kod Verilog rozdzielacza, czy wystarczy tylko pracy dzielnika, że można wpaść do projektu Verilog? Xilinx potokowego rdzenia Divider może udzielić tylko plik NGC (zawierający skompilowany sdivider_v3_0) bez kodu Verilog. Jeśli to prawda, a następnie można umieścić w pliku NGC do projektu ISE, instancję pliku wrapper Verilog, a teraz masz dzielnik pracy.

 

[sameem_shabbir]

Potrzebuję dzielnik działa Ale problem jest I dont get dowolny plik NGC generator rdzeń tworzy cztery pliki. VEO,. Asy,. Sym,. V. Teraz, który plik należy umieścić w moim projekcie Czy u chciałem powiedzieć, że i tak instancji modułu i będzie działać

 

[echo47]

Brak pliku NGC? To dziwne. Po kliknięciu przycisku "Generuj", nie widać żadnych komunikatów o błędach? A może przypadkowo wybranych opcji, która w jakiś sposób powoduje, że te pliki są pomijane. Po wygenerować rdzenia, tworzy te pliki wyjściowe i wyświetla readme krótko opisuje je: div.v, div.veo, div.ngc, div.xco, div_xmdf.tcl, div_flist.txt i div_readme.txt. Używam ISE 9.2.04i i aktualizacja IP ISE 2. Upewnij się, że został zaktualizowany wersji ISE z najnowszymi "Service Pack ISE" oraz "Aktualizacja IP ISE". Możesz sprawdzić wersję, klikając przycisk Pomoc-O w Generator CORE. http://www.xilinx.com/support/download/index.htm

 

[sameem_shabbir]

thnx dużo i znalazłem błąd w opcji GENEROWANIE i kliknęli EDIF netlist teraz po kliknięciu FILE NGC to mi prawe wyjście teraz, co dalej Czy mogę skopiować plik NGC w projekcie i będzie działać