10ns CPLD i 133MHz bus

B

buenos

Guest
Jak można pracować CPLD oparciu obwodowych, podłączony do zewnętrznego 133MHz DSP autobusie w PCB? Jak można uzyskać dostęp do DSP do tego? tylko z dużą ilością cykli oczekiwania? Jaki jest związek pomiędzy częstotliwością 300MHz max zegara, a wewnętrzny 6ns opóźnienie (-6 prędkości grade)? Co można zrobić w 256MHz z tym 6ns opóźnienia wewnętrznego? Myślę, że to sprzeczność. Gdybym zaprojektować 5 etap synchroniczny kombinatorycznej logiki, to trzeba 6ns/stage tworzyć dane wyjściowe?
 
Musisz podać jakieś dodatkowe wyjaśnienia. Okres 133MHz magistrali jest 7.5ns. Konfiguracja i przytrzymaj czas w rejestrach CPLD muszą być mniejsza od tej chwili. Maksymalna częstotliwość CPLD zależy od ścieżki krytycznej w projekcie więc sprawdzić raport CPLD i wybierz zawłaszczenie klasę prędkości, aby zminimalizować opóźnienie na ścieżce krytycznej.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top