S
SyedSJ
Guest
Hello friends
W moim projekcie "FPGA Implementation of OFDM PHY - 802.11a skargi, I hav wspieranie 3 dane obowiązkowe stawki 6/12/24 Mbps.
Częstotliwości, na których PHY-MAC interfejsów modułu (PLCP) jest uruchomiony oblicza się 1.5/3/6 MHz 6/12/24 Mb
/ s, odpowiednio.Resztę wzoru działa na 18 MHz i jestem osiągnięcia docelowych 4ľs/symbol podczas symulacji.
Teraz, aby mój projekt do zestawu FPGA (DE-2), ja hav do syntezy 3 ww zegarów z zegarem na pokładzie 50 MHz.Jednak PLL podstawowych IP dostarczone przez Altetra (na cyklon II), jest ONZ w stanie syntetyzować 1.5/3/6 MHz clocks od 50 MHz.
Jest ich tak po realizacji zegary?
Thank u i czeka na odpowiedź
Pozdrowienia
Syed shaheer Javaid
W moim projekcie "FPGA Implementation of OFDM PHY - 802.11a skargi, I hav wspieranie 3 dane obowiązkowe stawki 6/12/24 Mbps.
Częstotliwości, na których PHY-MAC interfejsów modułu (PLCP) jest uruchomiony oblicza się 1.5/3/6 MHz 6/12/24 Mb
/ s, odpowiednio.Resztę wzoru działa na 18 MHz i jestem osiągnięcia docelowych 4ľs/symbol podczas symulacji.
Teraz, aby mój projekt do zestawu FPGA (DE-2), ja hav do syntezy 3 ww zegarów z zegarem na pokładzie 50 MHz.Jednak PLL podstawowych IP dostarczone przez Altetra (na cyklon II), jest ONZ w stanie syntetyzować 1.5/3/6 MHz clocks od 50 MHz.
Jest ich tak po realizacji zegary?
Thank u i czeka na odpowiedź
Pozdrowienia
Syed shaheer Javaid