łączenia bardzo wysokiej częstotliwości pokładzie ADC pytanie

V

vahidkh6222

Guest
cześć,
Mam pokładzie oceny ADS5474.ACD ma pracować do 400 MSMPS.
i używać innego statku FPGA (Virtex sx95%) o wysokiej prędkości do złącza LVDS interfejs pokładzie oceny.Mam też odpowiedni kabel, które zgodnie z arkusza danych musi obsługiwać do 4 GHz przesyłanie danych.
ale co ja dostać jest bardzo boisy wyjść cyfrowych z ADC.
Schemat jest tu trochę jedno czytanie o niskiej częstotliwości fali grzechu.jak widać na DATA_PORT (13), czyli nieco znak, istnieją pewne problemy w tym trochę (również na innych bitów, ale trudniej zobaczyć), która powoduje zakłócenia w oryginalnym sygnale.Co proponujesz problem?
to jest złe rozwiązanie, efektem ubocznym sąsiedniego Ścieżki edukacyjne czy co?
jakieś pomysły?
Przepraszamy, ale musisz się zalogować, aby wyświetlić ten załącznik

 
Twoje pytanie jest niekompletne.Jak myślisz ktoś odpowie, jeśli nie mówiąc już o tym, jak pan dostarczone tablice.Istnieje wiele technik, aby zminimalizować hałas.Po pierwsze nie jest jasne, czy usterki są zegar sincronised czy nie.
Wtedy nie jest jasne, w jaki używasz A2D, jeden zakończył się lub różnicy.Następnie, jeśli masz poprawnie zamontowany kabel różnicy pomiędzy płytami (dla operacji LVDS).Czy masz dobra wspólnego napięcia tryb A2D naliczonego?Ale grunt między deski ...i tak dalej.

 
Spodziewam się, że nakłady Virtex są ustawione na standard LVDS z wewnętrznym rozwiązania różnicowego oraz różnicy pary powiedział: "4 GHz kabel jest podłączony do każdego bitu?Jeśli tak, to nie może być kwestia wspólnej ingerencji w trybie niż tryb wspólny zakres.Dow masz również niskiej impedancji uziemienia z kabla?

 
Melč napisał:

Twoje pytanie jest niekompletne.
Jak myślisz ktoś odpowie, jeśli nie mówiąc już o tym, jak pan dostarczone tablice.
.
 
Więc wszystko jest OK po stronie odbiornika?Wtedy nie należy się widoczne "kolce".Nawet prawidłowe zegara referencyjnego nie jest wymagane w tym punkcie, powoduje wysokie bitów można oczekiwać statycznych przez dłuższy czas, to sprawy, próbujących uzyskać spójne dane słowa.

Im nie zna Virtex opcji LVDS odbiornika, ale myślę, nie można wykluczyć, że być może związane SerDes lub dual-input rejestru krawędzi powoduje, że kolce?

 
FVM napisał:

Spodziewam się, że nakłady Virtex są ustawione na standard LVDS z wewnętrznym rozwiązania różnicowego oraz różnicy pary powiedział: "4 GHz kabel jest podłączony do każdego bitu?
Jeśli tak, to nie może być kwestia wspólnej ingerencji w trybie niż tryb wspólny zakres.
Dow masz również niskiej impedancji uziemienia z kabla?
 
Jesteś już wspomniano, że masz wspólną płaszczyznę dla obu desek (jak należy oczekiwać), a więc wspólnego napięcia wejściowego w trybie powinny być poprawne.Ziemi niskiej impedancji w moje pytanie oznacza, że wystarczające uziemienie nie powinny być razem z par LVDS, tylko np. za pomocą zasilacza.W przeciwnym wypadku można ewentualnie mógł się wspólne ingerencji tryb przeciążenia różnicy odbiorników.Nie sądzę, że jest to prawdopodobne, ale może być.Normalnie tarcza połączone na obu końcach kabla różnicy będzie osiągnąć wspomniany uziemienia.Ale nie wiem dokładnie sytuację z eval deski, jakie złącza są używane, jak kabel jest podpięty do złącza?

Aby sprawdzić jakość sygnału, musisz dużych prędkości (> = 1 GHz), oscyloskopu i sondy różnicy, jeżeli jest to możliwe.Również jeden zakończony sondą aktywnych, jakość sygnału może być sprawdzone w przybliżeniu.W przeciwnym razie ADS5474 próbek zegara można zmniejszyć aż do 20 MHz dla celów testowych, nie wiem czy można to łatwo osiągnąć z eval pokładzie.Dodano po 9 minut:pS: SerDes byłby stosowany w odcinkach LVDS tylko dane, ale niektóre rodziny FPGA, to musi być podłączone gdy LVDS IO standard jest stosowany, chociaż nie ma na cofnięcie przekształcenia danych zakończy.Powinno to działać tak jak to zrobiłeś.

 
znaczy nie może być istnieć geound połączenie, dla każdej pary LVDS, prawda?
i mam niebieskie Ribon kabel koncentryczny AWG38 i SAMTEC złącza QSE.Czy istnieje jakiś dobry dokument do nauki tego zagadnienia?
I rzeczywiście test na pokładzie 100 meg.na 45 meg wyniki były dobre ...
dzięki za pomoc.

 
Samtec pod połączeń kablowych dla QSE / QTE ma powodu sygnałów, że łączy się bar QSE ziemi.Coś podobnego byłoby dobre.Używanie dwóch 50 omów koncentryczne kable jako SATA jest OK z zewnętrzną przewodu podłączony po obu stronach.

 
To wciąż pytanie o zasilanie.
A2D ma możliwość różnych zasilania stronie analogowe i cyfrowe.Jednym ze sposobów na dobre SNR jest utrzymanie cyfrowych napięcia niższe niż analogowe napięcie, to, że w Twojej sytuacji?Jak długi jest kabel różnicy pomiędzy radą A2D i wyżywienie FPGA?Czy masz analizator stanów logicznych dostępne w laboratorium?Można sprawdzić wydajność A2D w ocenie zarządu A2D złącze mictor (bez żadnego związku z radą FPGA)?

 
problem został rozwiązany,
istnieje potrzeba dwa 100ohm końcówki na obu końcach kabla w celu uzyskania wyraźnych sygnałów ...
podziękowania dla moich przyjaciół jest pomocna

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top