Regulamin | Ostatnie posty | temat RSS | Szukaj | Zarejestruj | Zaloguj

Zegar generacji z JK Flip Flop



Post new topic Reply to topic EDAboard.com Forum Index -> Analog Circuit Design -> Zegar generacji z JK Flip Flop
Wersja arabska Wersja bułgarska Polish version Wersja czeska Wersja w języku duńskim Wersja niemiecka Wersja grecka Wersja anglojęzyczna Wersja hiszpańska Wersja fińska Wersja francuska Hinduski wersji Chorwacki wersji Indonezyjski wersji Wersja włoska Hebrajski wersji Japońskiej wersji Koreańskiej wersji Wersja litewska Wersja łotewska Wersja w języku niderlandzkim Wersja w języku norweskim English version Wersja portugalska Wersja rumuńska Rosyjska wersja Wersja słowacka Wersja słoweńska Serbski wersji Wersja szwedzka Tagalski wersji Ukraińska wersja Wietnamski wersji Chiński wersji
Autor Wiadomość
robismyname



Dołączył: 17 stycznia 2008
Posts: 105
Dzięki: 2
Lokalizacja: Central Florida


Post 28 maj 2009 18:47 Zegar generacji z JK Flip Flop

Jestem wykorzystujące 26 MHz TCXO wraz z JK Flip Flop aby wygenerować zegarem 13MHz, co jest niezbędne dla innego IC. Moje pytanie brzmi: na jakich pin z JK Flip Flop mogę połączyć 26 MHz TCXO? Zegar, J lub K?


Przepraszamy, ale musisz logowania w celu wyświetlenia tego zajęcia

Powrót do góry
trekkytekky



Dołączył: 04 kwietnia 2009
Posts: 58
Dzięki: 5
Lokalizacja: Perth


Post 29 maja 2009 14:09 Zegar generacji z JK Flip Flop

Jeśli używasz tej IC (SN74/54LS107), a następnie podłączyć oscylator do zegara pin i krawat J, K i jasne (CLR) wysokie. produkcji będzie włączać spadający krawędzi (podzielić przez 2)
Powrót do góry
robismyname



Dołączył: 17 stycznia 2008
Posts: 105
Dzięki: 2
Lokalizacja: Central Florida


Post 31 maja 2009 18:18 Re: Zegar z pokolenia JK Flip Flop

trekkytekky napisał:
Jeśli używasz tej IC (SN74/54LS107), a następnie podłączyć oscylator do zegara pin i krawat J, K i jasne (CLR) wysokie. produkcji będzie włączać spadający krawędzi (podzielić przez 2)


będzie podłączenie J, K i jasne (CLR) do VCC jest wystarczająco dobry?
Powrót do góry
trekkytekky



Dołączył: 04 kwietnia 2009
Posts: 58
Dzięki: 5
Lokalizacja: Perth


Post 31 maja 2009 18:50 Zegar generacji z JK Flip Flop

Łączenie vcc byłoby dobrze, to będzie ciągnąć wysokich nakładów. Wystarczy mieć świadomość, że co najmniej 107 niski zegar czasu trwania 47nS i maks. częstotliwości 30MHz z danych zostały wysłane. Więc twój tcxo może być szybko go w zależności od cykl jej produkcji. Jedynym sposobem, aby dowiedzieć się, na pewno jest to wypróbować i zobaczyć. Jeśli to nie działa wyjście z Flip Flop będzie 50% cykl pracy, niezależnie od wkładu cykl.
Powrót do góry
Post new topic Reply to topic EDAboard.com Forum Index -> Analog Circuit Design -> Zegar generacji z JK Flip Flop
Strona 1 z 1 Wszystkie czasy w strefie GMT 2 godziny


Nadużycie | | Administrator | | Moderatorzy | | Wspomóż nas | | sitemap
wątek RSS