| Autor | Wiadomość |
|---|
Pratibha md
Dołączył: 01 marca 2007
Posty: 221
Helped: 148
|  17 marca 2009 12:50 Wzoru synchronizacji lub asynchronicznie? | | |
|
| Czy synchroniczne i asynchroniczne projektu preferowane?
Plz uzasadnienia. Informatyka asynchroniczny jest zwykle infered przez Zatrzask w zakresie projektowania FPGA podczas projektowania synchronizacji przez flop.
Więc, co jest lepsze pojęcie o projektowaniu? |
|
| Powrót do góry | |
 |
khamitkar.ravikant
Dołączył: 15 lipca 2008
Posty: 228
Helped: 114
Lokalizacja: Polska
| 17 marca 2009 13:37 Wzoru synchronizacji lub asynchronicznie? | | |
|
| zawsze lepiej jest mieć synchronizowane. projekt jako wyjście flip flop w danym momencie są przewidywalne i occure wydarzenia na imprezach zegara tak, zawsze lepiej jest skorzystać z synchronizacją. projekt.
jeśli u go do asynchronicznego. projektu a następnie realizacji FPGA dostać hamperd oraz u nie będzie najlepsze wyniki.
jeśli chcesz sprawdzić u samego Xilinx daje nawet samo ostrzeżenie podczas używania języka u szablonów.
u może przejść do Xilinx ISE na Edit -> Język szablonu -> VHDL -> syntezy budowy -> przykład kodowanie ->, a następnie u można sprawdzić jeden z przykładów, które są zsynchronizowane. lub asynchronicznie.
Xilinx da ostrzeżenie o async. wzorów.
Sprawdź to. |
|
| Powrót do góry | |
|
Pratibha md
Dołączył: 01 marca 2007
Posty: 221
Helped: 148
| 18 marca 2009 5:25 Re: Synchronizacja lub asynchronicznie projektu? | | |
|
| Po pierwsze chciałbym podziękować za odpowiedzi.
Próbowałem async D flip flop w ISE. Ale nie dostał żadnego ostrzeżenia. Używam ISE 9.1
Can you plz zasugerować, w jaki sposób mogę dowiedzieć się analizę czasów projektowania Przód? Mam na myśli żadnych narzędzi wersji testowej? |
|
| Powrót do góry | |
|
Google
AdSense
| 18 marca 2009 5:25 Reklamy | | |
|
|
|
|
| Powrót do góry | |
|
radix
Dołączył: 23 lipca 2002
Posty: 157
Helped: 5
| 18 marca 2009 20:11 Re: Synchronizacja lub asynchronicznie projektu? | | |
|
| Pratibha MD,
Co to jest async flip-flop w VHDL / Verilog?
Flip-flop jest co tak naprawdę sprawia, że projektowanie synchronicznych, ponieważ jest taktowany elementu. Inne układów cyfrowych jak i, lub, XOR i muxes są asynchronicznie urządzeń, ale plażowe i zmiany liczników na krawędziach zegar i uchwycić stan innych urządzeń async.
Być może będziesz chciał odebrać książki cyfrowej projektu, aby uzyskać znają niektóre z pojęć. Zaprawdę async projekt ma być jeszcze niższe alternatywne uprawnienia do projektowania synchronizacji, ponieważ nie masz free running zegary.
Większość projektów w FPGA / ASIC są wzorów synchronizacji. Albo przynajmniej starają się być! 
Radix |
|
| Powrót do góry | |
|
