Regulamin | Ostatnio dodane | temat RSS | Szukaj | Rejestracja | Zaloguj

składane Verilog ( "begin" - "end") kod G


Post new topic Reply to topic EDAboard.com Forum Index -> Elektroniczne pytania elementarne -> składany Verilog ( "begin" - "end") kod G
Autor Wiadomość
davyzhu



Dołączył: 23 maj 2004
Posty: 521
Pomógł: 3
Lokalizacja: orientalny


Post 14 września 2006 15:28

składane Verilog ( "begin" - "end") kod G


Witam wszystkich,

Chcę zwijania kodu Verilog w gvim.

Klauzuli Kod Verilog jest "begin" - "koniec" parę. Czy jest jakiś tutorial dyskusja na temat korzystania składane w gvim? I nie gvim wsparcia "begin" - "koniec" składane parę? Dzięki!

BTW, moja wersja jest gvim 6.2.

Z pozdrowieniami,
Davy
Powrót do góry
Google
AdSense
Google Adsense




Post 14 września 2006 15:28

Reklamy




Powrót do góry
Harmasha



Dołączył: 03 stycznia 2006
Posty: 72
Helped: 4


Post 15 września 2006 17:33

Re: składanie Verilog ( "begin" - "end") kod


Cześć,
można lcarify co jest składany?

(Zakładając, że otwarcie rozpoczyna się i poprawnie ją likwidując przy odpowiednim końca, a następnie
Kontrole gvim tylko składane nawiasie.
Musisz rozwijać kodowania etyki własnego do check this out.
Jednym ze sposobów jest zamiar.
zacząć
xxxx
xxxx
if (xxx)
zacząć
yyyy
yyyy
koniec
w przeciwnym razie
zacząć
zzz
zzz
koniec
xxxx
xxxx
koniec

Hope I rozliczone you.)
Powrót do góry
Wersja arabska Wersja bułgarska Wersja katalońska Wersja w języku czeskim Wersja duńska Wersja niemiecka Wersja grecka Wersja anglojęzyczna Wersja hiszpańska Wersja fińska Wersja francuska Wersja Hindi Wersja chorwacka Indonezyjski wersji Wersja włoska Wersja hebrajska Wersja japońska Koreańskiej wersji Wersja litewska Wersja łotewska Wersja w języku niderlandzkim Wersja norweska Wersja polska Wersja portugalska Wersja rumuńska Wersja rosyjska Wersja słowacka Wersja słoweńska Serbski wersji Wersja szwedzka Wersja Tagalog Ukrainian version Wersja wietnamska Chinese version
Post new topic Reply to topic EDAboard.com Forum Index -> Elektroniczne pytania elementarne -> składany Verilog ( "begin" - "end") kod G
Strona 1 z 1

subj

text

All times are GMT 1 godzina
Podobne tematy:
Czego "ECL", "CML", "LVDS" (6)
Jak korzystać z 2 "clk" w jednym "proces"! ? (6)
"Active" i "pasywny" filtr desi PLL (7)
Jak korzystać z VCO "dig_vco" w "ahdlLib"? (1)
może "if" zastępuje się "do pętli" w (16)
Jak "Zaznacz wszystko" w "VI"? (6)
"Pakiety" i "rozpakowany" w radix rozmowy (1)
"Lead" lub "lag" w detektor fazy? (4)
P & R tylko "LEF pliku i NIE" Lib "(4)
Jak można mierzyć "moc" i "SWR" do mrówek (4)


Abuse | | Administrator | | Moderatorzy | | Wspomóż nas | | mapa strony
wątek RSS