| Autor | Wiadomość |
|---|
s_vlsi
Dołączył: 16 maj 2006
Posty: 21
|  26 maja 2006 13:56 synchroniczne i asynchroniczne | | |
|
| może ktoś mi różnicy między reset synchroniczny i aynsynchronous z Verilog kodu?
, które należy przywrócić go do? 
Thanks & Regards |
|
| Powrót do góry | |
 |
sree205
Dołączył: 13 marca 2006
Posty: 421
Helped: 30
| 27 maja 2006 8:40 synchroniczne i asynchroniczne | | |
|
| dlaczego nie u przeczytać na papierze resetuje Clifford Cummings? Ten link już papier na resetuje, przyczyni się to zrozumienie.
http://www.sunburst-design.com/papers/ |
|
| Powrót do góry | |
|
louisnells
Dołączył: 08 maj 2006
Posty: 212
Helped: 13
| 27 maja 2006 13:27 Re: synchroniczne i asynchroniczne | | |
|
| W synchroniczny reset dzieje się tylko wtedy, gdy zegar jest aktywny (ani na ve toku lub-ve impuls dzieje). tj. umieszczeniu przywrócić sygnał do krawędzi próbki zegara to.
Ale w asynchroniczny reset reset dzieje się natychmiast. |
|
| Powrót do góry | |
|
zainmirza
Dołączył: 24 grudzień 2005
Posty: 134
Helped: 32
Lokalizacja: Islamabad
| 27 maja 2006 19:11 synchroniczne i asynchroniczne | | |
|
| | plz także napisać Abt tj. przekazanie synchroniczne i asynchroniczne Transmission. |
|
| Powrót do góry | |
|
louisnells
Dołączył: 08 maj 2006
Posty: 212
Helped: 13
| 27 maja 2006 19:30 Re: synchroniczne i asynchroniczne | | |
|
| Jeśli transmisja jest synchrounous będzie kilka sygnału odniesienia (zegar), co sprawia rówieśników zaangażowanych w kroku komunikacji w unisono. ICSP związku z programista PIC LC synchronicznych, ponieważ nie ma zegara referencyjnego w ICSP.
W asynchronicznej transmisji nie będzie takiego sygnału refernce. Na przykład RS232 brak sygnału zegara na wszystko.
| zainmirza napisał: | | plz także napisać Abt tj. przekazanie synchroniczne i asynchroniczne Transmission. |
|
|
| Powrót do góry | |
|
dsocer
Dołączył: 04 kwietnia 2006
Posty: 11
| 29 maja 2006 4:45 Re: synchroniczne i asynchroniczne | | |
|
| synchroniczne: always @ (posedge CLK)
zacząć
if (rst == 0) ......
inne ..............
koniec
asynchroniczne: always @ (posedge CLK i RST negedge)
Myślę, że lepiej jest synchroniczna w większości zastosowań. |
|
| Powrót do góry | |
|
sree205
Dołączył: 13 marca 2006
Posty: 421
Helped: 30
| 30 maja 2006 12:36 synchroniczne i asynchroniczne | | |
|
| Incase uzyskania asynchroniczne wejścia, tak aby stało się ono synchronizować bez metastabilności jest podwojenie flop asynchroniczne wejście i wyjście do korzystania z drugiego flopa w projekcie.
Tę samą metodę stosuje się również do sygnału przechodzącego z jednego zegara domeny do innego. |
|
| Powrót do góry | |
|
shankarmit
Dołączył: 22 czerwca 2005
Posty: 188
Pomógł: 8
Lokalizacja: Polska
| 30 maja 2006 14:13 Re: synchroniczne i asynchroniczne | | |
|
| Asynchornous reset jest niezależnie od zegara i reset będzie działać ..
stosować, jeśli reset = 1, to ..
elsif (sprecyzowane (at) zegar) ..
W synchroniczny reset .. tylko wtedy, gdy zegar jest aktywny (opinię pozytywną lub negatywną) .. i reset będzie działać
if (alwy (at) clocl)
if (reset) ..
Przepraszam, że nie jestem dobry w Verilog .. U pisać w ten sposób ..
Pozdrowienia
Shankar |
|
| Powrót do góry | |
|
eelinker
Dołączył: 12 lutego 2006
Posty: 571
Helped: 12
Lokalizacja: PERSIA
| 21 lipca 2006 6:31 synchroniczne i asynchroniczne | | |
|
| W imię ---
Diffrences są:
1) asynchronus nie ma zegara, a na bramach opóźnienia niż flip-flop.
2) asynchronus nie jest obsługiwany przez narzędzia CAD, więc nie jest to mądre projektowanie asynchroniczne.
3) Więcej informacji na temat projektowania asynchronicznych odnoszą się do ASCnotes.pdf w internecie.
pozdrowienia |
|
| Powrót do góry | |
|
vcnvcc
Dołączył: 21 lipca 2006
Posty: 88
Pomógł: 1
| 21 lipca 2006 9:21 Re: synchroniczne i asynchroniczne | | |
|
| kilka punktów Abt synch reset. i asynchroniczny
1. Reset ASYNCH szybko porównać do synchronizacji, zajmuje mniej sprzętu, ma mniej energii, ale
istnieje szansa, że za naruszenie terminy reset asynchroniczny. |
|
| Powrót do góry | |
|
bansalr
Dołączył: 22 grudzień 2005
Posty: 158
Helped: 13
| 21 lipca 2006 10:19 Re: synchroniczne i asynchroniczne | | |
|
| Plz przejdź do poniższy link, aby mieć więcej dyskusji na temat synchronizacji vs async
http://www.deepchip.com/items/0396-01.html |
|
| Powrót do góry | |
|
kaustubhkhole
Dołączył: 21 stycznia 2006
Posty: 102
| 23 lipca 2006 18:34 synchroniczne i asynchroniczne | | |
|
| Zegar i bez zegara!
To jest najprostszy ..... def |
|
| Powrót do góry | |
|
Google
AdSense
| 23 lipca 2006 18:34 Reklamy | | |
|
|
|
|
| Powrót do góry | |
|
Haytham
Dołączył: 06 czerwca 2004
Posty: 225
Helped: 14
Lokalizacja: Egipt
| 23 lipca 2006 21:53 Re: synchroniczne i asynchroniczne | | |
|
| Cześć
Synchroniczny reset oznacza próby resetowania z krawędzią zegara (albo POS lub ujemny)
Podczas Asynchronous reset oznacza zresetować, kiedy coraz zresetować stan jest aktywny.
Istotną kwestią w asynchrounous reset jest to, że należy usunąć e synchrnously z modułu wejścia reset i jest to traktowane jako problem w integracji systemów.
po Verilog jest poprawna
| Cytat: | synchroniczne: always @ (posedge CLK)
zacząć
if (rst == 0) ......
inne ..............
koniec
asynchroniczne: always @ (posedge CLK i RST negedge) |
Dla cyfrowego projektowania układów scalonych, zawsze używamy asynchrnous reset
Do pracy synchronicznej transmisji oznacza, że sygnał zegara jest przeniesiona z danych podczas asynchronicznej jednego środka brak informacji zegar na wszystkich.
W asynchrnous transmisji, zegar ponownie wyodrębniony danych FOM pomocą obwodu CDR (zegar-odzyskiwanie danych), a następnie dane są synchronizowane z zegarem domeny odbiornika przy 2 FF, przynajmniej
Dzięki |
|
| Powrót do góry | |
|
dramaturgiem
Dołączył: 02 maj 2006
Posty: 236
Helped: 23
Lokalizacja: Anglia
| 23 lipca 2006 23:06 Re: synchroniczne i asynchroniczne | | |
|
| Rozumienie słów:
Synchronous
&
Asynchronous
Będziesz wtedy zrozumieć podstawie synchroniczne i asynchroniczne - nic.
Dramaturgiem |
|
| Powrót do góry | |
|
