| Autor | Wiadomość |
|---|
tigerajs
Dołączył: 08 lutego 2006
Posty: 30
|  20 lutego 2006 3:17 Jaka jest różnica między # 1 <= b, a <= b # 1 | | |
|
| | plz help me |
|
| Powrót do góry | |
 |
Aravind
Dołączył: 29 czerwca 2004
Posty: 619
Helped: 23
Lokalizacja: Polska
| 20 lutego 2006 3:40 Jaka jest różnica między # 1 <= b, a <= b # 1 | | |
|
| jest u zasada kciuka nie powinien używać = # 5 b;
U można używać # 5 = b;
ponieważ blokuje oświadczenie.
1.it wartości bloków B na 5 sekund i przekazać go
2.a = wartość b nastąpi po 5 sek.
simillary dla non-blocking oświadczenie jego vice versa
u muszą być zgodne z <= # 5b
ponieważ przyzwyczajenie zablokować odpowiednie oświadczenia |
|
| Powrót do góry | |
|
jarodz
Dołączył: 12 marca 2005
Posty: 100
Helped: 14
| 20 lutego 2006 6:43 Jaka jest różnica między # 1 <= b, a <= b # 1 | | |
|
| A. # 5 = b, po 5 jednostce czasu, symulator wykonać przypisanie wartości B do A.
B. = # 5 b, gdy symulator wykonania niniejszego oświadczenia,
utrzymania bieżącej wartości b, a następnie przypisać to keeped wartości po 5 jednostce czasu.
To samo z "<=".
Z poważaniem,
Jarod |
|
| Powrót do góry | |
|
nand_gates
Dołączył: 19 lipca 2004
Posty: 908
Helped: 120
| 20 lutego 2006 8:32 Re: jaka jest różnica między # 1 <= b, a <= b # 1 | | |
|
| Są sposoby jeden transport opóźnienie modelu i inercyjnych opóźnienia w Verilog symulatora.
Jeśli ur znają VHDL dostaniesz to!
Zakładam, z harmonogramem, 1ns
# 1 <= b / / To modele b transportu opóźnienie pojawi się "a" po 1 ns
<= # 1 b / / To modeli inercyjnych zwłoki "" po "b", po 1 ns opóźnienie w additin do tego
żadnych impulsów <1ns dostanie odfiltrować "A"
Plaese zwrócić poniższy link na VHDL!
http://www.gmvhdl.com/delay.htm |
|
| Powrót do góry | |
|
novise
Dołączył: 14 lutego 2006
Posty: 12
| 20 lutego 2006 16:38 Re: jaka jest różnica między # 1 <= b, a <= b # 1 | | |
|
| | kiedy # 1a <= b jest używany b (t) jest przydzielony w czasie t 1, z drugiej strony, gdy <= # 1b stosuje b (t 1) jest przypisany w momencie t 1 |
|
| Powrót do góry | |
|
rsjgs
Dołączył: 14 lutego 2006
Posty: 10
| 26 lutego 2006 19:37 Re: jaka jest różnica między # 1 <= b, a <= b # 1 | | |
|
| | Różnica jest taka, że w pierwszym przypadku oceny RHS odbywa się natychmiast, ale assigment po 1 ns. W drugim przypadku sam dokonać oceny od 1 ns |
|
| Powrót do góry | |
|
Google
AdSense
| 26 lutego 2006 19:37 Reklamy | | |
|
|
|
|
| Powrót do góry | |
|
darylz
Dołączył: 24 marca 2005
Posty: 132
Helped: 4
| 27 lutego 2006 3:21 Jaka jest różnica między # 1 <= b, a <= b # 1 | | |
|
| | nand_gates powiedział, że jest wyciąg! |
|
| Powrót do góry | |
|
bracketx
Dołączył: 11 stycznia 2006
Posty: 12
| 28 lutego 2006 13:20 Jaka jest różnica między # 1 <= b, a <= b # 1 | | |
|
| | hehe, istnieje kilka wyjaśnień. |
|
| Powrót do góry | |
|
positive_edge
Dołączył: 13 lutego 2006
Posty: 6
| 01 marca 2006 20:12 Re: jaka jest różnica między # 1 <= b, a <= b # 1 | | |
|
| 1)
# 1 <= b
Ocena zadania jest opóźniona o kontroli czasu.
Wyrażenie RHS ocenie.
Cesja jest zaplanowane tj. <--- b (t 1)
2) <= # 1 b
Wyrażenie RHS ocenie.
Cesja jest opóźniony o kontroli czasu i planowane jest na koniec kolejki.
Przepływ trwa dalej.
<- B w czasie t 1 symulacji |
|
| Powrót do góry | |
|
AlexWan
Dołączył: 26 grudzień 2003
Posty: 305
Pomógł: 6
| 02 marca 2006 9:44 Re: jaka jest różnica między # 1 <= b, a <= b # 1 | | |
|
| 1 # N <= b
Dodanie opóźnienia lewy-side (LHS) nonblocking przypisania do modelu kombinowanych logika jest błędna.
| Kod: |
Moduł adder_t2 (co, suma, a, b, ci);
Współpraca wyjścia;
output [3:0] suma;
wejscie [3:0], B;
ci wejście;
reg współpracy;
reg [3:0] suma;
always @ (A, B lub CI)
# 12 (co, suma) <= a b ci;
endmodule
|
W przypadku wprowadzania zmian w czasie 15, a następnie, jeżeli a, b, ci nakładów wszystkich zmian w ciągu najbliższych 9ns, wyniki zostaną zaktualizowane przy użyciu najnowszych wartości a, b, ci. Ten styl modelowania dozwolone ci wejście do propagowania wartości sumy i prowadzenia wyjść już po 3ns zamiast wymaganego 12ns opóźnienia propagacji.
Więc nie miejsce opóźnienia LHS z nonblocking przypisania do modelu kombinowanych logiki. To jest zły styl kodowania.
Wszelkie faceci mogą uzyskać więcej inforamtion fragment Clifford E. kart Cummings. [/ Code] |
|
| Powrót do góry | |
|
Weng
Dołączył: 13 stycznia 2006
Posty: 32
| 03 marca 2006 20:01 Re: jaka jest różnica między # 1 <= b, a <= b # 1 | | |
|
| Czy te blokady i nonblocking zadanie odzwierciedlać rzeczywisty obwód?
Czy ktoś kod przykład? |
|
| Powrót do góry | |
|
Vonn
Dołączył: 06 października 2002
Posty: 254
Helped: 2
| 06 marca 2006 2:25 Re: jaka jest różnica między # 1 <= b, a <= b # 1 | | |
|
| pewność, że nie ... Oto przykład:
Jeśli piszesz na swoim procesie:
= 1;
b =;
c = b;
Są to zadania Blokowanie = b = c = 1 i generowane obwodu będzie 3 buforów połączony z każdym innym
1 --- [buforze ]---> --- [buforze ]---> b --- [buforze ]---> c
a jeśli napiszesz go przy użyciu non-blocking
<= 1;
b <=;
c <= b;
to Nonblocking zadania, które oznacza:
= 1
b = starej wartości
c = starej wartości b
i rzeczywistego obwodu będzie f / f zamiast buforów
1 --- [f / f ]---> --- [f / f ]---> b --- [f / f ]---> c |
|
| Powrót do góry | |
|
yuenkit
Dołączył: 20 stycznia 2005
Posty: 110
Helped: 5
| 10 marca 2006 10:21 Re: jaka jest różnica między # 1 <= b, a <= b # 1 | | |
|
| | opóźnienie transportu i inercyjnych opóźnienia |
|
| Powrót do góry | |
|
Weng
Dołączył: 13 stycznia 2006
Posty: 32
| 14 marca 2006 3:41 Re: jaka jest różnica między # 1 <= b, a <= b # 1 | | |
|
| | Cytat: | Czy te blokady i nonblocking zadanie odzwierciedlać rzeczywisty obwód?
Czy ktoś kod przykład?
|
Przykro mi, że nie mogę uczynić moje pytanie jasne.
Chciałem zapytać, czy te blokady i nonblocking zadań z opóźnień odzwierciedlać rzeczywisty obwód. Jak opóźnienia w zadania syntezy do obiegu? |
|
| Powrót do góry | |
|
shiv_emf
Dołączył: 31 sierpnia 2005
Posty: 641
Helped: 16
| 09 września 2006 18:18 Jaka jest różnica między # 1 <= b, a <= b # 1 | | |
|
| | Vonn dał przykład nice! Czy mogę używać go do projektowania rejestru zmiany? / |
|
| Powrót do góry | |
|
archillios
Dołączył: 29 czerwca 2005
Posty: 97
Helped: 4
| 12 września 2006 16:53 Re: jaka jest różnica między # 1 <= b, a <= b # 1 | | |
|
| AlexWan ma rację, że jest zły styl pisania używane w kombinowanych modelowania logiki. Thanks for Alex!
patrz poniższy kod:
/ *
zły przykład stylu kodowania
* /
Moduł adder_t2 (co, suma, a, b, ci);
Współpraca wyjścia;
output [3:0] suma;
wejscie [3:0], B;
ci wejście;
reg współpracy;
reg [3:0] suma;
always @ (A, B lub CI)
# 12 (co, suma) <= a b CI / / zły niż blok opóźnienia zadania styl pisania
endmodule
Moduł tb;
reg [3:0], B;
reg ci;
wire [3:0] suma;
współpracy z drutu;
adder_t2 dut (. CO (CO). suma (suma). (). b (b). przedział ufności (CI));
początkowej
zacząć
# 0 (a, b, ci) (4'h1, 4'h1, 1'h0);
# 50;
# 11 (a, b, ci) (4'h2, 4'h5, 1'h1);
# 5 (a, b, ci) (4'he, 4'h0, 1'h1);
# 9 (a, b, ci) (4'h5, 4'h1, 1'h0);
# 50;
$ display ( "good night");
$ stop;
koniec
endmodule
/////////////////////////////////////////
nieoczekiwane zachowanie będzie widoczna.
po / b / ci ulega zmianie, (co, suma) <= a b ci, planowane jest na 12 jednostce czasu później, przed godziną przyszedł każdej zmianie / b / ci będzie efekt ( co, suma), więc opóźnienie nie jest # 12. |
|
| Powrót do góry | |
|
foster_cn
Dołączył: 14 stycznia 2003
Posty: 74
Helped: 2
| 14 września 2006 7:06 Jaka jest różnica między # 1 <= b, a <= b # 1 | | |
|
| | nie # 1 <= # 1 b oznacza Flipflop czas przejścia? |
|
| Powrót do góry | |
|
darylz
Dołączył: 24 marca 2005
Posty: 132
Helped: 4
| 14 września 2006 7:13 Jaka jest różnica między # 1 <= b, a <= b # 1 | | |
|
| | Sekwencja zadaniem jest inny! |
|
| Powrót do góry | |
|
